dgordgee

Здравствуйте люди! Отзовитесь, ПЛИЗ!!!, кто работал с МКОшным актелевским китом. Сегодня попробовал его оживить, ничего не вышло. я подал питание на дисплее высветилось 1553,кабелями состыковал триоксиальные соединители с ЭЛКУСовской PCIплатой в компе. При помощи ЭЛКУСовской проги(окно с черным фоном) пробовали отправлять командное слово на кит,а он молчит как рыба об лёд. На актелевском диске я не нашел .vhd файл с ядром,там только тестбенчи,зато нашел .stp прошивки для апа600 и с успехом перепрошил ПЛИС, на случай если она была пуста, но результат тот же. ВОПРОСЫ: 1) как на ките задать адрес оконечника? 2) если в прошитом, мной стапле,взятого с актелевского диска только ядро,то этого мало! Т. К., по-моему, контроллер мко необходимо инициализировать, мой коллега писал прогу предустановки регистров на нейшлгибрид для записи в него и чтения с него, поэтому ядро тоже должно управляться, что актелевцы засунули в стапл на диске непонятно?,может ядро уже с хостом, там на плате есть компорт и для LANethernet соединитель, не ясно мож через них ядро управляется? Буду оч.признателен тем, кто скинет ссылку на этот кит на русском :rolleyes: Я раньше находил описание на актел кит с апа300 на русском либерометод помоему называлось, мож и на мкошный есть. :cranky:

Благодарю, DmitryR , выручил RESPECT тебе

Люди, такая тема: написал прогу которая запоминает числа вводимые с клавиатуры. В перспективе эти числа коэффициенты деления. Они двухзначные. Например: нажимается кнопка 2 а потом кнопка 8. Я склеиваю эти два лоджик вектора с помощью конкьютинации & и в вейвформере вижу 28, но это ни фига не 28.......................... :( это в hex представлении 28 а не в десятичной. В dec это 40 Обращаюсь к, компетентным в этом вопросе, людям: "подскажите ПЛИЗ, как осуществляется переход из hex в dec или хотя бы в bin на vhdl. Ведь знаю что можно подключить библиотеку use IEEE.STD_LOGIC_ARITH.all; и потом в dec виде задавать лоджик векторы с помощью <= conv_std_logic_vector(0, 7); наверняка можно и из hex как то конвертировать в bin уж больно не хочется кодер в сто строк писать

Пасиб, Jools. Ознакомлюсь с pdf.

здравствуйте. Тема: Как сделать дробный умножитель частоты на логике?(на кристалле APA300 208PQFP). Нужно из 5000кГц синтезировать 2047кГц. Такого не позволяют сделать 2 блока PLL у которых Fвых=Fвх*(m/(n*u)), где m=[1-64],n=[1-32],u=[1-4] Существуют ли модули на vhdl дробных умножителей частоты. Подскажите кто знает, please!

Vetal, благодарю вас за помощь. Я перепроверю настройки проэкта. добрый день, здравствуйте. VHDфайл на библиотечную pll actela изначально не писался, а был сгенерирован на основе .bde(схемного) в котором неиспользованние входы я доопределил (в общем всё корректно с установкой неиспользуемых входов pll). begin ---- Component instantiations ---- U1 : pll port map( C => "000000110011011100000011000", CLK => f_in, CLKA => '0', DLYA => "00", DLYB => "00", EXTFB => '0', GLB => f_out ); end ponizhenie_f; Waveformer выдаёт то, что нужно, а расположение на кристалле не проходит. Трабл короче. Я проделал полный цикл создания элементарного проекта на элементах OR,AND,XOR (той же библиотеки APA), так вот, получил STAPL, всё ok, а pll (по-моему) нужна какая-то доп. настройка. Кто знает, что нужно, когда выдаётся Error: [no_driver]: The following nets have no driver. (Place & Route cannot continue until this situation has been corrected.) f_out_c Error: [unconnected_net]: Net f_out_c has no driver. Error: [netlist_check_failed]: Netlist check failed. Exiting.

Vetal, благодарю вас за помощь. Я перепроверю настройки проэкта.

Vetal, благодарю за помощь. По пункту №3 вашего сообщения --Задача решается так: 2 PLL имеют Кделения по 100, а СТ будет иметь Кделения 4000(всего12разрядов , a 26 многовато будет). По пункту №1,2 вашего сообщения --Настройки Simplify у меня таковы, что sdc сам генерируется (Я когда счётчик писал, то sdcфайл тоже сам генерировался и STAPL создался без проблем). Тут вот, что любопытно ---------------------------------------в areassr--------(pll площади кристалла не занимает, с СТ такого не было) Report for cell masspll.masspll Cell usage: cell count area count*area pll 1 0.0 0.0 PWR 1 0.0 0.0 GND 1 0.0 0.0 TOTAL 3 0.0

Приветствую Вас. --Ситуация не создаётся STAPL file делителя частоты на основе библиотечой PLL Программа, реализующая преобразование частоты с 40 МГц до 1Гц будет отлажена на APA300PQFP208(Actel), которая содержит 2 ядра pll (без pll не обойтись, т.к. реализация на счётчике будет занимать много ресурсов кристалла), так вот vhdфайл компилируется, синтез в synplify version 8.2G проходит успешно (создаются файлы glob_del.edf и glob_del.vhm), а вот расположение на кристалле(implementation) в Actel designer version 7.0.0.11 не проходит, В отчёте LOGфайла Пишется Error: [no_driver]: The following nets have no driver. (Place & Route cannot continue until this situation has been corrected.) f_out_c Error: [unconnected_net]: Net f_out_c has no driver. Error: [netlist_check_failed]: Netlist check failed. Exiting. Посоветуйте, please, где следует изменить/добавить строки к программе VHD файл программы library IEEE; use IEEE.std_logic_1164.all; -- other libraries declarations -- synopsys translate_off library APA; use IEEE.VITAL_Timing.all; -- synopsys translate_on entity ponizhenie_f is port( f_in : in std_ulogic; f_out : out std_ulogic ); end ponizhenie_f; architecture ponizhenie_f of ponizhenie_f is ---- Component declarations ----- component pll -- synopsys translate_off generic( DELAY_TIME : TIME := 2.9500000000000002 ns; InstancePath : STRING := "*"; MsgOn : BOOLEAN := True; TimingChecksOn : BOOLEAN := True; Xon : BOOLEAN := False; tipd_C : VitalDelayArrayType01(26 downto 0) := (others => (0.0 ns,0.0 ns)); tipd_CLK : VitalDelayType01 := (0.0 ns,0.0 ns); tipd_CLKA : VitalDelayType01 := (0.0 ns,0.0 ns); tipd_DLYA : VitalDelayArrayType01(1 downto 0) := (others => (0.0 ns,0.0 ns)); tipd_DLYB : VitalDelayArrayType01(1 downto 0) := (others => (0.0 ns,0.0 ns)); tipd_EXTFB : VitalDelayType01 := (0.0 ns,0.0 ns) ); -- synopsys translate_on port ( C : in STD_LOGIC_VECTOR(26 downto 0); CLK : in std_ulogic; CLKA : in std_ulogic; DLYA : in STD_LOGIC_VECTOR(1 downto 0); DLYB : in STD_LOGIC_VECTOR(1 downto 0); EXTFB : in std_ulogic; GLA : out std_ulogic; GLB : out std_ulogic; LOCK : out std_ulogic ); end component; ---- Configuration specifications for declared components -- synopsys translate_off for U1 : pll use entity APA.pll(vital_act); -- synopsys translate_on begin ---- Component instantiations ---- U1 : pll port map( C => "000000110011011100000011000", CLK => f_in, CLKA => '0', DLYA => "00", DLYB => "00", EXTFB => '0', GLB => f_out ); end ponizhenie_f;