Перейти к содержанию
    

EpLeon

Участник
  • Постов

    33
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о EpLeon

  • Звание
    Участник
    Участник
  1. Спасибо, но это использование SystemVerilog, а не Verilog. В Verilog, к сожалению, нет package.
  2. Ну, честно говоря... на мой взгляд это как-то очевидно, что надо сначала попробовать самому разобраться (примеры в инете, книги и поэкспериментировать с кодом), а потом уже задавать вопросы и приставать к людям. Поэтому и не писал, что это все проделал. Не очень понял. Я не так давно начал писать на Verilog-е. До этого писал на AHDL. Не могли бы более детально объяснить с примером?
  3. Попробовал. Убрал знаки "=" и ";" в файле параметров и в модуле прописал полный путь до него. Появилась синтаксическая ошибка на вот такую запись: wire [`RxByte_Cnt_Width_ext:0] RxByte_Cnt_o; ERROR:HDLCompilers:26 - "../LIB/Ethernet/Verilog/Eth_ext_pkt.v" line 89 unexpected token: 'integer' ERROR:HDLCompilers:26 - "../LIB/Ethernet/Verilog/Eth_ext_pkt.v" line 89 expecting ':', found ')' И данная параметризация нужна для синтеза, если это важно. Да, пробовал. Да, не получилось - иначе бы и не просил помощи! Одни и те же на разные подключаемые модули: Например, на вот такой модуль: Eth_Rx_DDR: entity work.Rx_DDR_Buff port map ( ... ); Выдает вот такую ошибку: ERROR:HDLParsers:709 - ".../Main.vhd" Line 593. Rx_DDR_Buff is not an entity name И я не очень понимаю, в виде чего данный модуль добавлять в проект.
  4. Ну, попробую прописать полный путь, просто файл с параметрами лежит в той же папке, что и сами файлы модулей.
  5. Я пытался сделать вот так, создав файл Eth_parameters: `define Eth_WORD_WIDTH = 16; `define ETH_HEADER_LENGTH = 14; `define IP_HEADER_LENGTH = 20; `define UDP_HEADER_LENGTH = 8; `define OPCODE_LENGTH = 2; А потом в коде модулей: module Eth_ext_pkt ( //----------------------------------------------------------------------------- // Libraries //----------------------------------------------------------------------------- `include "Eth_parameters.v" //--------------------------------------------------------------- И потом в самом модуле использовать переменные с верхним апострофом (например `Eth_WORD_WIDTH): //----------------------------------------------------------------------------- // Signal declarations //----------------------------------------------------------------------------- wire RxByte_Cnt_sclr; wire [`RxByte_Cnt_Width_ext:0] RxByte_Cnt_o; wire [`Eth_WORD_WIDTH-1:0] RxByte_Cnt_Reg_o; wire RAM_Overflow; wire RAM_Overflow_SRFF_o; Но синтаксическая проверка ругается на это... Что я тут делаю не правильно?
  6. Спасибо. Но вопрос про Verilog. Как это сделать в SV, я тоже знаю. Просто ISE не поддерживает SV.
  7. Добрый всем день. Может кто-нибудь подсказать, как сделать под Verilog-ом файл с параметрами на подобии VHDL-ного: package parameters is ... end parameters; package body parameters is end parameters; Чтобы можно было пользоваться одними и теми же константами (параметрами) в разных модулях/файлах проектах. И еще вопрос, как можно в одном проекте (работаю под Xilinx ISE 14.7) совместить модули написанные на разных языках (VHDL и Verilog)? Головной файл VHDL, но в нем надо вызывать модули написанные на Verilog.
  8. Данная статья не помогла((. У меня зависает установка на 83-84%, когда идет конфигурация WebTalk. Да, видимо только через виртуалку
  9. Данный дистриб только для Spartan-6 (This version of ISE Design Suite only supports Spartan®-6 FPGAs). Поэтому и качал другую версию. Вот и нужно соединить старую верссию ISE и windows 10.
  10. Добрый день. Кто-нибудь сталкивался с проблемой установки ISE 14.7 (Last Updated October 2013 - https://www.xilinx.com/support/download/ind..._4---14_7.html) на windows 10? На компе стоит такая система. Но нужно установить именно ISE, так как будет проектироваться Virtex-4.
  11. Добрый день, еще раз. Подскажите, пожалуйста, можно ли разводить диф.пары LVDS на разных слоях (соседних). И какое максимальное различие в длине линий можно делать, при частоте 400МГц? Если у меня различие в длине получается в пределах 12мм (около 50ps) - это сильно критично?
  12. Вот и я от них не ожидал такой подставы и удара в спину(( До этого у всех корпусов было нормально. На самом деле у них оно зеркально сделано, поэтому особой разницы нет какие 6 банков я буду использовать.
  13. Очень желательно сделать плату 8, максимум 10-ти слойной с толщиной платы не больше 1.6мм. Извиняюсь, что ввел в заблуждение картинкой... справа линии идут к разъему на вывод сигналов - они не дифф. Дифф. пары слева, и они должны будут подводиться к 3-7 банкам ПЛИС. Сама плата будет заказываться в фирме http://www.pselectro.ru/tech/ и у них есть определенные тех.требования. Дифф.сигналы идут от 16-ти 8 канальных АЦП + около 10 дифф.сигналов будет служебных для связи с АЦП и другими микросхемами и платами в системе. Вообще-то там почти половина дифф.пар разбросана на 3-4-5 рядов друг от друга, в этом-то и проблем.
  14. Добрый день. Не знаю было ли уже такое обсуждение, не нашел по форуму. Проблема в следующем: имеется Cyclone IV Е фирмы Altera в корпусе F29 и в нем используются почти все diff выходы. Только не получается у меня развести ПЛИС-ину( В данном корпусе по сравнению с 480-ми ножным Альтеровцы подложили большую свинью раскидав парные пины на большое расстояние друг от друга. Кто-нибудь пробовал разводить такой корпус с большой загруженностью? Из 530 юзерских пинов используется около 380 (на данный момент, в конечном итоге скорее всего будет около 450), 260 из которых заведены под дифф пары. _______.pdf
×
×
  • Создать...