RobFPGA

Ну так цепочкой десяток-другой таких блоков пока в FPGA влазит (и будет хватать терпения ждать окончания P&R) ... Самое то для получения числа "попугаев". Ну и зачем вам в тестах на скорость сборки DSP и BRAM? Основная нагрузка и время P&R это именно P&R логики. И желательно логики с большим количеством беспорядочных связей. Так что вcякие хеши и крипта самое. А различные hard IP, DSP, PCie, ... будут только ограничивать применимость данного теста для разных типов FPGA. При сильном желании можно и BRAM задействовать включив опцию синтеза использовать BRAM для маппинга логики. Забив тот же Artix-7 хешами под завязку и поджав констрейном частоту повыше гарантирую "увлекательное" коротание вечеров в ожидании окончания P&R ...

Берете проект для "обогревателя" расчета хешей для крипты и вот вам готовый тест ...

А вы грамотный? Тогда сможете посчитать по формуле радиолокации на каком расстоянии этот неграмотный датчик, видящий человека на расстоянии до 5 метров, сможет увидеть коптер с эпр явно меньше чем эпр человека ...

Так SSD в еще худших условиях у меня трудятся, средняя температура внутри бука ~40С а сами SSD и до 60 нагреваются, и хоть бы хны ... А эти "... проверенные годами HDD" неженки ... то холодно им, то жарко, то слишком сильно по столу стучишь ...

Тогда я очень везучий - SATA: 2 x 256 GB, 1 x 1TB, NVME: 2 x 512GB, 3 x 1TB, 2 x 2TB, 2 x 4TB Все Samsung за исключением SK hynix 512-ок. SATA-шным уже 8-10 лет, NVME-шным ~3-5 лет (кроме 4TB, эти еще свеженькие) А НDD жили и умерли во внешней файлопомойке, и умерли как раз быстрой смертью ... Ну а для сохранности данных есть простое решение - грамотный, многоуровневый backup.

Так и есть. Повторюсь, IMHO брать для проф. работы в Vv, Qu ... стационарный "ноутбук" зря потраченные деньги и время ...

Шел второй десяток лет массового применения SSD, а страшилки все те же ... У меня все компы этот десяток лет работают только на SSD, и работают как раз с Vv и Qu и другой "тяжелой техникой". И ни один из SSD еще не умер. В отличии от обычных HDD которых, за аналогичный период, отправилось к праотцам магнитной записи аж 3 штуки ... И я не отключал своп, не переносил user на HDD или в RAM, ... и не делал кучу другой херни которую активно советуют "... для сохранения срока службы SSD ..."

Нет не без разницы - все же есть причина почему принято писать Acos(ωt + Ф) Как выше уже писали она лежит в представлении комплексного числа. А обычный гармонический сигнал есть частный случай комплексного с 0-вой мнимой частью ...

1. Длительностью с задержку переключения триггера 1а. Вполне успеет так как эта задержка обычно и определяет быстродействие логики. Но лучше все же увеличить эту длительность так как разброс дискретных эл. может быть велик. 2. RC это самый простой и вполне надежный способ. Но вашем случае можно растянуть длительность до половины периода тактовой на С входе, и для этого можно просто сделать на логике R = С OR ~Q; (Ну или эквивалентно на имеющихся лог элементах). Тогда длительность будет равна длительности положительного полупериода клока.

Да, в таком случае получите короткие импульсы если в момент фронта клока на D будет 1-ца. Длительность таких импульсов можно регулировать доп. задержкой от ~Q до ~R .

Я не против ноута, сам давно работаю в основном на буке, сейчас вот у меня бук процом i9-9980HK. Но зачем покупать для работы с FPGA стационар на ноутбучном проце? ...

А какой вообще смысл покупать комп на ноутбучном проце если это не собственно ноутбук? ...

Ну так легко! Мапинг виртуал -> физ. адрес делается ОС и при желании можно разносить например вирт. блоки память для разных ядер на разные физ. банки DDR. Но кажется мне что так особо не заморачиваются. Выигрыш от множества открытых банков в многоядерное/многопоточной системе будет получаться автоматически просто при правильном маппинге линейного физ. адреса на bank_grp|bank|row|col адрес DDR оптимально соответствующий усредненным паттернам доступа к памяти в таких системах.

DDR5 уже интересна даже при сравнимых с DDR4 частотах. За счет большего числа открытых банков, малому времени смены банков в разных группах, независимого рефреша в разных банках, большему бурсту, и двуканальной организации шины. Да и on-die ecc тоже плюс с учтём увеличения объема чипов.

Latency ячеек (внутрнние времена DDR) обычно не зависит от частоты. Это абсолютные времена в ns зависящие от техпроцесса чипа. Просто для удобства они выражаются в тактах актуальной частоты. А фактическое быстродействие это не только latency ячеек. Это и время пересылки данных, и накладные потери времени связанные с необходимостью открытия/закрытия банков и рефреша. Изменение структуры организации DDR5 по сравнению с DDR4 уменьшает в первую очередь эти накладные потери.