Перейти к содержанию
    

justontime

Свой
  • Постов

    261
  • Зарегистрирован

Репутация

0 Обычный

Информация о justontime

  • Звание
    Местный
    Местный

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

2 293 просмотра профиля
  1. Похоже, нашел окончательную проблему - все-таки MAX был подгоревший. Заменил на другой - вообще все странности исчезли, и все заработало нормально с обеими Blaster'ами
  2. На всякий случай, если вдруг кто-то еще столкнется с таким... Как уже писал, в процессе отладки системы на MAX 10 с NIOS вдруг появился сбой при попытке загрузить проект NIOS - что-то с областью памяти. Начал проверять память рекомендованным выше способом с помощью memory editor и сразу же обнаружил, что при попытке загрузки в память всех единиц вылетает ошибка JTAG. При этом все нули пишутся и читаются вроде нормально. Утвердился с мыслью, что при замыкании ранее подпортил FPGA, но для очистки совести решил провести аналогичный эксперимент с похожей, но другой, платой (вроде нормально работающей). К моему удивлению, она повела себя аналогично ! А вот после замены фирменного USB Blaster II от Altera на самый обычный от Waveshare (который раз в 10 вроде дешевле) обе платы заработали нормально... Что это было, понятия не имею... P.S. А так Altera USB Blaster II вроде работает нормально, прошивку программирует без проблем...
  3. Да я о таких способах и сам размышлял, но надеялся, что есть что-то более гламурное :)
  4. Существует ли простой способ проверить MAX 10 на физическую исправность (в первую очередь, исправность блоков RAM) ? Отлаживал проект на NIOS на собственной плате, и в какой-то момент NIOS перестал грузиться - выдает ошибку верификации памяти. До этого все работало, и другой проект вроде нормально грузится, но не факт, что эти проекты используют тот самый участок памяти. Подозрение именно на физическую проблему с FPGA довольно сильное - до этого немножко :) замкнул одно питание на другое, но вроде бы сначала ничего не проявлялось, все работало... Подключение к FPGA самое обычное, через JTAG
  5. Только что уже сам нашел, но все равно спасибо ! Мне эти байты как раз очень нужны были :)
  6. Блин, и оно при этом работает ! С ума сойти, это именно то, что мне нужно было, еще раз спасибо ! P.S. А как драйвер нафиг выбросить ? P.P.S. Ну, и если еще кто столкнется - самым простым решением убрать прерывание ADC (которое просто все подвешивало, хотя специально не разрешал) было просто отключение соответствующей линии IRQ в Platform Designer'е
  7. А не поделитесь ещё и инициализацией ?
  8. Спасибо !!! У меня версия 17.1 lite, там уже нормально ? И еще вопрос, если можно - судя по коду, который удалось найти в интернете, в какой-то момент названия были изменены, типа вместо MODULAR_AD1C_0_SEQUENCER_CSR_BASE стало ADC_SEQUENCER_CSR_BASE Это действительно так ?
  9. Блин, вроде бы сделал, как нужно, но фигню какую-то читает неменяющуюся (при изменении напряжения на входе ADC). Никто не поделится кусочком работающего кода, инициализирующего ADC и получающего данные ? Имел ввиду - код на С под NIOS...
  10. Они озверели !!! "Bank 1A, 1B, 2, and 8—you cannot use GPIO pins in these banks." если ADC в принципе включен !!! И это в корпусе E144... Вообще первоначальный восторг по поводу MAX 10 у меня начинает проходить - уже в который раз натыкаюсь на подобные засады... Да, понятно, что UG нужно читать внимательно, но... Да я параллельно уже тоже нашел (только в другом месте), и высказал свое крайнее неудовольствие... Реально у MAX 10 слишком много таких ограничений... Кстати, именно это ко мне не имеет отношения - я же использую ANAIN, а не пин из обычного банка, поэтому и не ожидал такой засады... Ладно если бы использование пина из банка отрубало этот банк, но когда сам факт включения ADC отрубает чуть ли не половину GPIOs, это уже ни в какие ворота не лезет...
  11. Мне кажется, я задал достаточно определенные вопросы, а не просто попросил рассказать вообще... А ADC UG у меня и так последние пару дней любимое чтиво... Ладно, с clk я уже разобрался (все, как и предполагал), возник другой вопрос. Использую только один аналоговый вход - ANAIN, а выводы ADCx (пара из них) задействованы как обычные GPIOs. При этом в процессе генерации ADC core указал, что используется только channel 0, в sequencer указал, что slot 1, привязан к ch 0. Тем не менее, при компиляции ругается, что "Can't place multiple pins..." именно на те ADCx, которые у меня задействованы, как GPIOs. Где ему еще нужно сказать, что эти ноги нафиг для ADC не нужны ???
  12. Пытаюсь запустить ADC на MAX 10, что-то не очень (мягко говоря) получается... Для начала, кто-нибудь знает, чем отличаются clock и adc_pll_clock ? Типа по clock идет общение с внешним миром, а adc_pll_clock только для преобразования A->D ? Если так, они должны быть как-то синхронизированы и т.д. ?
  13. Блин, все еще продолжаю бороться... Если запустить проект на реальном железе, то все в порядке - в disassembly имеется как раз то, что нужно. Но как получить аналогичное без запуска проекта - не понимаю :(
×
×
  • Создать...