реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> DDR2 и сигналы DQS, объясните
zombi
сообщение May 11 2018, 14:08
Сообщение #1


Гуру
******

Группа: Свой
Сообщений: 2 062
Регистрация: 10-09-08
Пользователь №: 40 106



У DDR памяти есть сигналы DQS,LDQS,UDQS,RDQS.
Все они, судя по описанию, являются выходами при чтении из памяти и соотв. входами при записи.
И при чтении, как я понял, фронты выровнены по краям самого первого меняющегося сигнала на шине данных DQ.
А при записи должны быть выровнены по центру.
Зачем так сделано?
Каким образом стробировать данные при чтении из DDR?

Цитата из DS:
Цитата
DQS, DQS# I/O Data strobe:
Output with read data, input with write data for source synchronous operation.
Edge-aligned with read data, center-aligned with write data.
Go to the top of the page
 
+Quote Post
Serge V Iz
сообщение May 12 2018, 07:33
Сообщение #2


Частый гость
**

Группа: Участник
Сообщений: 142
Регистрация: 3-05-18
Пользователь №: 103 639



Могу предположить, что так делают, потому, что обязанность определять моменты времени установления достоверных сигналов на DQ лежит всегда на тактирующей стороне. Микросхема памяти выставляет строб одновременно с данными, а контроллер сам выбирает момент времени регистрации данных, причем, вероятно, с частичным использованием тех же своих внутренних цепей, что и при выдаче стробов на запись в память.
Go to the top of the page
 
+Quote Post
zombi
сообщение May 12 2018, 07:49
Сообщение #3


Гуру
******

Группа: Свой
Сообщений: 2 062
Регистрация: 10-09-08
Пользователь №: 40 106



Цитата(Serge V Iz @ May 12 2018, 10:33) *
а контроллер сам выбирает момент времени регистрации данных

Ну если так, то могу ли я захватывать DQ не смещённым (задержанным) фронтом DQS, а просто сигналом CK сдвинутым на 90 град?
Go to the top of the page
 
+Quote Post
Serge V Iz
сообщение May 12 2018, 10:11
Сообщение #4


Частый гость
**

Группа: Участник
Сообщений: 142
Регистрация: 3-05-18
Пользователь №: 103 639



ну, если нет оснований предполагать, что DQ и DQS от памяти могут опаздывать, то да, выходит.
Go to the top of the page
 
+Quote Post
zombi
сообщение May 13 2018, 11:04
Сообщение #5


Гуру
******

Группа: Свой
Сообщений: 2 062
Регистрация: 10-09-08
Пользователь №: 40 106



Ага, вроде разобрался. А может и ошибаюсь.
Подскажите знатоки правильно ли я понял:
Есть у DDR параметр Tdqsq.
Это время через которое после фронта DQS заканчивается последний действительный переход DQ.
И судя по DS, на мою мс памяти, он не более 0.35 нс.
Получается нужно фронт сигнал DQS задержать на не менее чем 350 ps.
Как осуществить такую задержку сигнала, например на fpga MAX10?
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th August 2018 - 22:09
Рейтинг@Mail.ru


Страница сгенерированна за 0.01057 секунд с 7
ELECTRONIX ©2004-2016