[ASN 0]

Прошу оценить стоимость разработки (трассировки) МПП (160x110):

- 1 корпус CSG484 (FPGA)

- 1 корпус PBGA361 (SOC)

- 1 корпус FBGA586 (шаг 0,5)

- 1 корпус LQFP64

- 3 корпуса BGA-84 (DDR2)

- 6 корпусов BGA48 (SRAM)

- 3 корпуса QNF56 (Ethernet)

- импульсные источники питания на основе MAX1644EAE;

- пассивные элементы

- несколько корпусов (около 12) SMD;

- разъём Press Fit и разъём с шагом 1,27 под пайку (штыри);

 

Требуется оценка стоимости (разработки документации для изготовления) и времени (с учётом изготовления).

 

Предоставляется файл SCH, LIB, DataSheets и желательное предварительное размещение (PCAD2006).

 

P.S. Руководство попросило оценить варианты выполнения работы "на стороне". Интересует в первую очередь качество и сроки (РФ). Сообщения предоставлю руководству для ознакомления. Решение за ним.

[dmel70 0]

Ответил в личку.

 

[U880 0]

а желаемый таргет есть ?

[sergey.ka 0]

Отправьте и мне для оценки.

[Anyola 0]

CSG484

PBGA361

FBGA586

DDR2

 

PCAD2006

 

качество

 

З сущности одновременно - реализация маловероятна.

[ASN 0]

Большое спасибо всем откликнувшимся.

Ваши координаты и предложения передал руководству для принятия решения.

О его решении сообщу в личку.

 

[Arci0m 0]

Anyola, да, я бы тоже рекомендовал странслировать проект в Ментор :) и забить там правила в CES по какому тз и пр.

[SergOv 0]

З сущности одновременно - реализация маловероятна.

Делали и круче.

... но долго - это правда.

На такую хрень - месяца 2 - 3.

PCAD - SPECCTRA - HYPERLYNX

[Anyola 0]

Делали и круче.

... но долго - это правда.

На такую хрень - месяца 2 - 3.

PCAD - SPECCTRA - HYPERLYNX

Конечно, швейцарским ножиком - сталь неплохая, все в одном - можно вырезать блок цилиндров. Но получится как раз хрень.

Фрезерный станок обеспечит результат лучше и быстрее.

 

Ну а Hyperlynx не свет в окне. Кто плавал, тот знает. И не поможет после того, что наинтуичит Specctra. Хотя имитировать результат и спихнуть ответственность позволяет.

О вреде формального подхода еще В.И.Ленин предупреждал, но ежики все равно не отказываются от кактусов.

[Uree 1]

З сущности одновременно - реализация маловероятна.

 

Еще как вероятна, просто нужно добавить еще - дорого(сравнительно) и небыстро(тоже сравнительно). Два-три месяца перегиб, в полтора макс. можно вложиться, при условии что схема не будет редактироваться до последнего дня проектирования РСВ.

И да, Спекктру из списка лучше убрать... Руками оно правильнее будет...

[VslavX 0]

при условии что схема не будет редактироваться до последнего дня проектирования РСВ.

Что не будет редактироваться - маловероятно для сложной схемы, да еще надо смотреть насколько качественно ее нарисовали. Если там FPGA, то желательно иметь уже отмоделированный проект с примерной раскладкой по ногам. После трассировки и точной раскладки надо проект опять моделировать - чтобы времянка и аттрибуты ножек FPGA были нужные. У меня был случай почти с десятком итераций на очень простой плате (MAX7160S на PCI, 98-процентное заполнение) - никак проект по времянку не укладывался. Что там за память и чего там на шину повесили - тоже надо смотреть.

Ну а вообще - ничего фатального или дикого в связке PCAD+HyperLynx нет, все делается и потом спокойно работает. Возможно PCAD и не лучший вариант для высокоскоростных сложных плат, но если к нему привык и есть наработанные библиотеки, то почему бы и нет.

Upd: заметил что плата еще и довольно плотная - 160x110 на такую кучку не слишком много. Слойность повышенная будет, да и высокотехнологичная - микроотверстия. Но и такое в PCAD делается :)

 

[Uree 1]

Да в том и проблема. Все можно в ПКАДе сделать, ну почти все... Но сколько будет неудобств. А еще он на сложных, больших, плотных и т.п. проектах падать начинает. А еще кучу времени на каждый чих при завершении проекта, когда там уже десятки полигонов залиты... Потому и дольше получится. А значит и дороже.

ЗЫ А самое неприятное, что работать приходится исключительно "на глаз". Потому как большинства нужных правил, для плат такого уровня, в ПКАДе просто не существует. Только и проверять на замыкания да на полную трассировку всех цепей... Еще и не онлайн, а то совсем тормоз начнется.

В общем грустно такие платы в ПКАДе делать:(

[VslavX 0]

А еще он на сложных, больших, плотных и т.п. проектах падать начинает.

Да, от многих такое слышал. Но лично у меня падало очень-очень редко - ну раз в месяц и реже. Правда, самая сложная плата была 10-слойка на 5000 пинов, наверное, этого просто недостаточно чтобы "завалить" PCAD.

 

Потому как большинства нужных правил, для плат такого уровня, в ПКАДе просто не существует.

Есть такое, поспорить трудно. А быстродействие вполне приемлемое, компы сейчас быстрые, не сравнить как PCAD 4.5 на AT-шке полминуты отрисовывал :)

 

В общем грустно такие платы в ПКАДе делать:(

У меня трассировка плат неосновное занятие, и такой сложности платы приходится делать нечасто, поэтому нет смысла осваивать Expedition или Allegro. Более того, я для Expedition прошел весь лабораторный маршрут проектирования простой платы - потратил месяц вечерами на изучение, так меня до сих пор от него тошнит, до того оно громоздкое, глючное и падающее (особенно схемный редактор "доставил"), что вкусняшки разглядывать уже никакого желания не было. Правда, это был еще EE2007, а Ментор свой зоопарк активно улучшает.

 

[ASN 0]

Временно процесс трассировки откладывается - схема не прошла нормоконтроль (не разрешают вносить в файл SCH технологические ограничения на трассировку).

P.S.

1. Проекта для FPGA нет - не согласован протокол взаимодействия с соисполнителями.

2. SOC через FPGA взаимодействуют между собой через локальную асинхронную память (режим ПДП реализуется в контроллерами в FPGA).

3. К каждой SOC (и FPGA) подключена локальная DDR2.

4. Тактовая частота работы SOC 600 МГц.

5. Ориентировочная тактовая частота работы FPGA - около 100 МГц.

6. Ethernet - 100 Мбит (каждый).

7. Потребляемая мощность - не более 10 Ватт.

 

P.P.S.

Прошу прощения за то, что невольно ввёл в заблуждение.