Jump to content
    

Совместимость таймингов MAC и PHY

Развел я плату и что-то взбрело мне в голову перепроверить подключение PHY. На всякий случай проверил тайминги. Выпал в осадок. Выходит что не всякий RMII одинаково полезен.

Имеем KSZ8051RNL и IMX28, KSZ в режиме external 50MHz clock. Выдержки из дш привожу ниже:

8051:

post-63268-1328465798_thumb.png

imx28:

post-63268-1328465810_thumb.png

 

Это только мне кажется что на передачу у imx28 слишком короткое время удержания чем требует ksz8051 в режиме внешнего клока ? Можно ли что-то с этим сделать кроме замены PHY на более правильный ?

Сравнил с lan8700. Там с таймингами проблем нет.

Share this post


Link to post
Share on other sites

Это только мне кажется что на передачу у imx28 слишком короткое время удержания чем требует ksz8051 в режиме внешнего клока ?

Не только.

 

Можно ли что-то с этим сделать кроме замены PHY на более правильный ?

Если не менять, то можно использовать режим REF_CLK out.

 

Сравнил с lan8700. Там с таймингами проблем нет.

Там тоже есть свои приколы. Скажем, у LAN8720 в режиме REF_CLK out слишком малый hold по RX, но об этом честно предупреждают в документации.

Share this post


Link to post
Share on other sites

Если не менять, то можно использовать режим REF_CLK out.

Не, я не могу работать в режиме REF_CLK out. У меня 2 PHY тактируются общим клоком. В проце 2 эзернета вывод CLK один.

 

Там тоже есть свои приколы. Скажем, у LAN8720 в режиме REF_CLK out слишком малый hold по RX, но об этом честно предупреждают в документации.

В режиме CLK_IN тоже малый холд. НО (сюрпрайз) мне это даже на руку. Выходы RX lan8720для соответствия с таймингами процессора надо затянуть на 0,5ns. А длина трасс RMII в моей плате 40мм что дает 0,22ns в один конец, туда-обратно уже получится почти 0,5. Запас на предустановку данных RX у lan8720 большой, там целых 2ns в запасе есть.

Поставлю 8720, они и продаются в каждом ларьке.

 

Share this post


Link to post
Share on other sites

Это только мне кажется что на передачу у imx28 слишком короткое время удержания чем требует ksz8051 в режиме внешнего клока ? Можно ли что-то с этим сделать кроме замены PHY на более правильный ?

Если PHY подключены к FPGA, то можно поиграться ее прошивкой и добиться нужного взаимного расположения во времени CLK и данных Причем, несложно сделать прямо на железе. Это, что касается "не менять PHY.". А если менять, то советую обратить внимание на PHY от Vitesse. В них есть программная (MII) подстройка задержки CLK относительно данных.

 

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...