[=AK= 10]

Частота резонанса выше, а импеданс в этой точке много больше, чем у конденсатора с большим номиналом и более низкой частотой на его резонансе.

В этой точке (т.е. на частоте резонанса) импеданс маленького конденсатора все-таки ниже. Посмотрите внимательнее на графики. А что касается того, что выше частоты резонанса импеданс маленького конденсатора оказывается выше - так я же отнюдь не агитирую за то, чтобы совсем избавиться от традиционных конденсаторов 100 нФ. Пусть себе стоят неподалеку. Да и вообще, Мюрата приводит графики для отдельно стоящих конденсаторов, а на печатной плате их много. Плюс к тому, есть распределенная емкость между слоями земли и питания. Так что для высокочастотной области я бы на эти графики сильно не не полагался.

[Major 0]

Сравнивать конденсаторы в вакууме не совсем правильно, хотя там светлее.

Индуктивность пары ПО (именно пары) для толщина ПП 1,5мм, диаметр ПО 0,3мм с разносом центров на 1.2мм будет около 1,2 нГн.

Грубо это индуктивность подключения выводом микросхемы к цепям питания (подключение одной пары VCC-GND).

От ПО до входа на кристалл еще набежит около 0,3-0,5 нГн, итого 1,5 нГн.

Индуктивность типичного конденсатора 0603 около 0,6 нГн для 100н и наверное 0.4 для 10н. Все цифры по памяти.

Я рассматриваю емкость на нижнем слое как источник заряда для цепи питания, считая что подвод от внешних цепей более индуктивный.

У автора сейчас все хуже (взаимная индуктивность ПО почти никакая), индуктивность на 0.5-2нГн выше.

Вот на что надо обратить внимание.

 

По конденсаторам:

4 корпуса 100н дадут характеристику на ВЧ сравнимую с комбинацией подобранных 0.47мкф+100нф+10н+1н.

Это без учета провалов импеданса на антирезонансах (пусть чистая керамика с ESR на уровне 10-30мОм).

В зоне НЧ 4 по 100н будут не хуже. Но в разводке и предсказуемости будет все проще.

Можно нарисовать приближенную ситуацию в любом спайсе или проверить в железе.

 

Другой вопрос может в данной плате это совсем не существенно (нет там мегагерц и одновременного множественного переключения состояний). В 99.9% все работает и так как есть, без сложных сущностей.

[SolderMan 0]

Интересная топология, для некоторых приложений в самый раз.. Я, правда, сделал 4-х слойку, но там много аналоговых схем, АЦП, ЦАП и прочее.

 

По части 2.5В, использовал линейный стабилизатор LP2985IM5-2.5 (или TPS76425DBVT), на входе 3.3В. Корпус SOT-23-5, рекомендую...

Подобную топологию здесь уже выкладывал SM много лет назад :) . Я сам её применяю на двухслойках для Cyclone II. LDO у меня LP3985IM5-2.5, он подешевле и характеристики имеет получше, чем LP2985IM5-2.5.

Спасибо, у нас достоваемы! На днях закажу.

Переделаю немного плату и выложу сдесь то, что получилось.

 

Ещё раз всем спасибо за советы! Многое я, правда, не понял Резонансы конденсаторов и т.д. Нет теоретической базы в этом направлении, но всё же.

 

По теме есть две толковых книги:

Спасибо. Попробую вникнуть.

 

[Pathfinder 0]

Вот в этих двух темах тоже есть про питание FPGA:

http://electronix.ru/forum/index.php?showtopic=100239

http://electronix.ru/forum/index.php?showtopic=101046

в связи с этим предлагаю по возможности обсуждать питание в них. Хотя, наверно, это одна из тех задач, которую одинаково успешно можно обсуждать в половине разделов форума...

 

Поскольку генератор Циклона обеспечивает 8 фаз, то эквивалентная тактовая получается далеко за 1 ГГц.

Вентили любой сложной микросхемы в любом случае переключаются не одновременно.

Если следовать этой логике, можно придумать "эквивалентную" частоту хоть сто гигагерц для микросхемы, тактируемой одним МГц.

Однако это совсем не означает, что развязка на плате должна работать на таких частотах.

Более того, внешняя развязка даже на тактовой частоте требуется далеко не всегда, просто потому что она неэфективна из-за индуктивностей соединений кристалла и выводов.

Например, питание ядра Cyclone IV в корпусе E144 с максимальной частотой ~250 МГц необходимо развязывать до ~36 МГц, а выше развязка обеспечивается либо на кристалле, либо на корпусе микросхемы.

 

И ещё. Как раз то, что вентили переключаются в разные моменты времени, должно ослаблять требования к целевому импедансу питания, но производители FPGA в своих инструментах, видимо, исходят из совсем пессимистичного подхода.

 

Конденсаторы 100 нФ имеют низкую частоту собственного резонанса. Вместо них рядом с ногами питания Циклона надо ставить кондеры 1 нФ, в корпусе 0603 или меньше. В крайнем случае - 10 нФ, но никак не более. А несколько кондеров 100 нФ надо равномерно распределить по плате, можно на довольно большом удалении от Циклона.

Вы можете всё это подтвердить количественно?

Анализ в Altera PDN Design Tool показывает, что 0.1uF к каждому выводу VCCINT - самый лучший вариант в диапазоне частот от 3 МГц до Feffective. Уменьшение или увеличение ёмкости некоторых из них только всё портит. Преднамеренное увеличение межслойной ёмкости VCCINT/GND тоже ухудшает ситуацию, создавая антирезонансный пик на сотнях МГц, на работу это не повлияет, но и пользы никакой.

 

В этой точке (т.е. на частоте резонанса) импеданс маленького конденсатора все-таки ниже.

Да, но выше резонансной области (а это гораздо более широкий диапазон частот, чем область резонанса) 0.1uF обладает меньшим импедансом, чем и 10nF и 1nF.

Кроме того, каждый лишний номинал создаёт дополнительную антирезонансную область.

 

Да и вообще, Мюрата приводит графики для отдельно стоящих конденсаторов, а на печатной плате их много.

Расположение и количество конденсаторов не влияют на их собственные характерисктики.

Что касается графиков. Производители пассивных компонентов выкладывают в открытый доступ файлы s-параметров, в которых влияние измерительного стенда скомпенсировано. Графики в той теме получены как раз пересчётом этих данных в соответствующие единицы.

Впрочем, один серьёзный фактор там действительно не учитывается, а именно, влияние постоянного напряжения на ёмкость и ESR, но для NP0 керамики это не существенно, а при 1.2V им можно пренебречь и в отношении X5R/X7R.

 

[=AK= 10]

Вентили любой сложной микросхемы в любом случае переключаются не одновременно.

Если следовать этой логике, можно придумать "эквивалентную" частоту хоть сто гигагерц для микросхемы, тактируемой одним МГц.

Один вентиль погоды не делает. Более того, разброс времени задержек срабатывания играет положительную роль, "размазывая" пики потребления.

 

Проблемы возникают там, где большое количество вентилей срабатывают одновременно, создавая существенные пики (ripple) в цепях питания и земли.

 

Повторяйте на дорогу

Не для красного словца:

Если все шагают в ногу -

Мост об-ру-ши-ва-ет-ся" (с)

 

Поэтому разбивка тактирования на 8 фаз - это вовсе не то же самое, что разброс времени срабатывания. Грубо говоря, это всего в 8 раз меньше, чем если бы все вентили лупили от 8-кратной тактовой.

 

Более того, внешняя развязка даже на тактовой частоте требуется далеко не всегда, просто потому что она неэфективна из-за индуктивностей соединений кристалла и выводов.

Даже если она неэффективна, это не значит, что она не нужна. Вот паровоз, к примеру, топливо сжигает тоже неэффективо, однако без топлива не поедет.

 

Например, питание ядра Cyclone IV в корпусе E144 с максимальной частотой ~250 МГц необходимо развязывать до ~36 МГц, а выше развязка обеспечивается либо на кристалле, либо на корпусе микросхемы.

Как, чем? Впервые слышу. Просветите, плз.

 

Анализ в Altera PDN Design Tool показывает, что 0.1uF к каждому выводу VCCINT - самый лучший вариант в диапазоне частот от 3 МГц до Feffective.

Пока что, глядя на PDN User Guide, я вижу, что в приводимых примерах предлагаются к использованию конденсаторы начиная от 1нФ и до 4.7мкФ, а используются начиная с 10нФ - по той простой причине, что нефиг зря бомбить, поскольку заданный импеданс на заданной макс. частоте обеспечен и без помощи 1нФ конденсаторов.

 

А в приведенном примере BOM используются конденсаторы начиная от 4.7нФ и до 220нФ

Это довольно точно соответствует моим представлениям: очень правильно поставить вокруг ИС с десяток 1нФ...4.7нФ в корпусе минимального размера, а где-нибудь подальше - и 10нФ, и 22нФ, и 47нФ, ну и парочку 100нФ тоже.

 

Да, но выше резонансной области (а это гораздо более широкий диапазон частот, чем область резонанса) 0.1uF обладает меньшим импедансом, чем и 10nF и 1nF.

Кроме того, каждый лишний номинал создаёт дополнительную антирезонансную область.

На приведенных графиках довольно наглядно показано, зачем это нужно. Подбирая конденсаторы с разными частотами резонанса можно удерживать суммарный импеданс цепи питания на заданном уровне вплоть до очень высоких частот, до заданной. А выше этой частоты уже никого особо не волнует, у какого конденсатора выше импеданс, а у какого ниже, поскольку поезд уже ушел.

 

Собственно,насколько я вижу, PDN как раз и сделан, чтобы облегчить эту задачу: с ним можно не "на глазок" подбирать кондеры, а увидеть суммарный импеданс.

[Pathfinder 0]

Неэффективны - означает, что их наличие не способно понизить импеданс питания с точки зрения кристалла, в каком бы количестве они ни присутствовали на плате.

По поводу всего остального см. выше.

[=AK= 10]

их наличие не способно понизить импеданс питания с точки зрения кристалла, в каком бы количестве они ни присутствовали на плате.

Странно. А на приведенных выше графиках благодаря их наличию импеданс уменьшился. Не верить своим глазам?

[cioma 0]

Импеданс уменьшился в какой конкретно точке платы, корпуса, кристалла?

[SolderMan 0]

Здравия всем,

 

наконец-то я закончил разводить плату. Воспользовавшись Вашими советами получилось.... ну в общем то, что получилось.

Хотел бы услышать мнения "спецов" перед тем, как отдавать на производство первого экземпляра.

Schematic.pdf

top.pdf

bottom.pdf

Изменено 20 апреля, 2012 пользователем SolderMan

[Major 0]

Работать будет, заказывайте ПП и не парьтесь.

 

Но с осц1 и осц2 вышло не очень.

1. зачем два и на одинаковую частоту??? (именно три вопроса)

2. если оно оба на 50 МГц, то оставьте один и протащите сигнал по топу через левый верхний угол ПЛИС.

3. правый нижний и оба левых - у вас по две вертикальных трассы создают индуктивность на пути следования.

 

Скажите что у вас по частота на трассах.

 

[Serhiy_UA 1]

Хотел бы услышать мнения

А где загрузочная EPCS, без нее FPGA как-то одиноко. Добавьте светодиодов по питанию и контрольных, также что-то для RS-232, может еще захочется встроить NiosII: емкость у FPGA приличная...

 

[IEC 0]

Желательно

1. На JTAG питание 2V5.

2. Фильтр на питание PLL?

[SolderMan 0]

Работать будет, заказывайте ПП и не парьтесь.

 

Но с осц1 и осц2 вышло не очень.

1. зачем два и на одинаковую частоту??? (именно три вопроса)

2. если оно оба на 50 МГц, то оставьте один и протащите сигнал по топу через левый верхний угол ПЛИС.

3. правый нижний и оба левых - у вас по две вертикальных трассы создают индуктивность на пути следования.

 

Скажите что у вас по частота на трассах.

 

На плате будет установлен один кварц на 50МГц, второй резервный на случай какой нибудь нужной частоты.

 

SDRAM будет тактоваться до 133MHz, SRAM мне надо до 20-15нс доступ. Остальная периферия через гребёнку до 100MHz, в основном медленнее. AC97/VGA/PIC32 через SPI

 

Третий пункт не совсем я понял.

 

 

А где загрузочная EPCS, без нее FPGA как-то одиноко. Добавьте светодиодов по питанию и контрольных, также что-то для RS-232, может еще захочется встроить NiosII: емкость у FPGA приличная...

заргузочный флэш мне не нужен, прошивку будет заливать PIC32. Так с самого начала было задумано. RS232 и прочее будет на плате, куда эта будет "втыкаться"

 

Желательно

1. На JTAG питание 2V5.

2. Фильтр на питание PLL?

 

1. Да, я в даташите читал про это, но уже на паре плат видел и 3.3В, поэтому подумал что можно и так. У меня самодельный USB Blaster на PIC18F14K50 и он только 3.3В может

2. Питание каждого из 4 PLL через бусинку сделать?

Изменено 23 апреля, 2012 пользователем SolderMan

[Major 0]

Рисунок приложил.

Трассы на НС надо переложить так чтобы они не перекрывали путь земля-земля микросхем и конденсаторов памяти и FPGA.

Один тактовый можно протянуть как показано зеленым.

Остальные сигналы приходят с разъемов. Почему бы их просто не закинуть на другие выводы FPGA, так чтобы они не перекрывали путь попрек?

 

Вы дизайн для FPGA уже компилили подданную схему?

В квартусе есть разумные ограничения на максимально число сигналов типа "выход" в одном банке. Если вы это число превысите, то будет пляски с бубнами. Кроме плясок как заставить квартус компилить повысится опасность сбоя из-за SSN.

 

bottom.pdf

[SolderMan 0]

Рисунок приложил.

Трассы на НС надо переложить так чтобы они не перекрывали путь земля-земля микросхем и конденсаторов памяти и FPGA.

Один тактовый можно протянуть как показано зеленым.

Остальные сигналы приходят с разъемов. Почему бы их просто не закинуть на другие выводы FPGA, так чтобы они не перекрывали путь попрек?

 

Вы дизайн для FPGA уже компилили подданную схему?

В квартусе есть разумные ограничения на максимально число сигналов типа "выход" в одном банке. Если вы это число превысите, то будет пляски с бубнами. Кроме плясок как заставить квартус компилить повысится опасность сбоя из-за SSN.

Спасибо! Попробую переразвести эти дороги.

 

Дизайн пока не собирал под эту плату. Есть несколько, которые я буду портировать со спартана3.

Про ограничения выходов не знал, я с альтерой работал только с готовыми платами (DE1, DE2, NanoBoard 3000),

а своё делал на третьем спартане. У xilinx я таких проблем не встречал.

Попробую собрать проект!