[v_mirgorodsky 0]

Доброго времени суток,

 

Есть дизайн крипто-сопроцессора в Spartan6 LXT150 FPGA. В чипе 180 тысяч логических блоков и триггеров. Дизайн использует около 90% ресурсов. Как перевести эти цифры в гейты - не знаю. Из самой быстрой FPGA удается отжать частоту порядка 250 мегагерц, вендор X согласился продавать микросхемы немногим дешевле их розничной цены на Digi-Key, что практически убило возможность успешного коммерческого использования девайса на этом чипе. В качестве выхода из сложившейся ситуации рассматривается переход на ASIC. Ожидается, что тактовая частота будет не хуже 450 мегагерц, а стоимость готового чипа сравнимого объема не выше $15 в партиях до 10 тысяч штук.

 

В качестве варианта рассматривается eASIC. У них там есть некая акция вида - $45к - 45nm - 45 девайсов на выходе. Это предложение включает полный цикл НРЕ и 45 самплов на выходе. К сожалению, опыта проектирования ASIC у меня нет совсем. Есть значительный опыт проектирования FPGA, но здесь он применим слабо. Хотелось бы понять, какие трудности ожидают на этом пути, реальны ли частоты и цены на чипы и с чего надо начинать.

 

Заранее, спасибо всем :)

 

 

[BarsMonster 0]

Доброго времени суток,

 

Есть дизайн крипто-сопроцессора в Spartan6 LXT150 FPGA. В чипе 180 тысяч логических блоков и триггеров. Дизайн использует около 90% ресурсов. Как перевести эти цифры в гейты - не знаю. Из самой быстрой FPGA удается отжать частоту порядка 250 мегагерц, вендор X согласился продавать микросхемы немногим дешевле их розничной цены на Digi-Key, что практически убило возможность успешного коммерческого использования девайса на этом чипе. В качестве выхода из сложившейся ситуации рассматривается переход на ASIC. Ожидается, что тактовая частота будет не хуже 450 мегагерц, а стоимость готового чипа сравнимого объема не выше $15 в партиях до 10 тысяч штук.

 

В качестве варианта рассматривается eASIC. У них там есть некая акция вида - $45к - 45nm - 45 девайсов на выходе. Это предложение включает полный цикл НРЕ и 45 самплов на выходе. К сожалению, опыта проектирования ASIC у меня нет совсем. Есть значительный опыт проектирования FPGA, но здесь он применим слабо. Хотелось бы понять, какие трудности ожидают на этом пути, реальны ли частоты и цены на чипы и с чего надо начинать.

 

Заранее, спасибо всем :)

 

Тут надо определится - сколько девайсов нужно, 45 или 10000, это совершенно разные пути.

Для 10к чипов ваших 150к$(10к*15$) не хватит даже на изготовление набора масок на 130нм и ниже, а по толстым техпроцессам - не факт что будет нужное ускорение/влезет схема с приемлемым выходом.

Если участвовать в MPW (аналогично вашему примеру с eASIC) - то 15$ на чип не получится, от 100-200$/чип и выше в зависимости от жадности и техпроцесса.

 

Вот если на 100к чипов ориентироваться, возможностей становится больше.

 

Самим проектировать - софт до 1 млн $ на рабочее место, или заказывать - но тут опять же за дешево никто не сделает.

 

В общем, денег нужно много.

[zzzzzzzz 0]

Начинать надо с имеющегося описания проекта на HDL.

Насколько оно синтезабельное на базе SCL возможного производителя?

Если описание есть только в ячейках FPGA и их соединений, то пути 3 (или):

1. Отдаться полностью сервису Ксайлинксов и производить ASIC только через них. Не знаю точно, есть у них такая услуга? И есть ли такая услуга для больших тиражей?

2. Переписать HDL в поведенческом виде, для возможности синтеза схемы\топологии на любой подходящей стандартной библиотеке ячеек.

3. Взяв за основу библиотеку стандартных ячеек выбранного производителя и перелопатить её (по сути, разработать заново) по принципу полной эквивалентности ячейкам Spartan6 LXT150 FPGA. Потом подставить ссылку на эту новую либу при синтезе\трассировке топологии из имеющегося структурного HDL.

[v_mirgorodsky 0]

Тут надо определится - сколько девайсов нужно, 45 или 10000, это совершенно разные пути.

Девайсов нужно 10000. Я так думал, что eASIC предлагает весь НРЕ сделать в пределах этих самых $45k, а потом можно пытаться штамповать девайсы пачками. Собственно на это и был весь расчет. Я ошибся?

 

Начинать надо с имеющегося описания проекта на HDL.

Насколько оно синтезабельное на базе SCL возможного производителя?

Если описание есть только в ячейках FPGA и их соединений, то пути 3 (или):

1. Отдаться полностью сервису Ксайлинксов и производить ASIC только через них. Не знаю точно, есть у них такая услуга? И есть ли такая услуга для больших тиражей?

2. Переписать HDL в поведенческом виде, для возможности синтеза схемы\топологии на любой подходящей стандартной библиотеке ячеек.

3. Взяв за основу библиотеку стандартных ячеек выбранного производителя и перелопатить её (по сути, разработать заново) по принципу полной эквивалентности ячейкам Spartan6 LXT150 FPGA. Потом подставить ссылку на эту новую либу при синтезе\трассировке топологии из имеющегося структурного HDL.

Есть вариант дизайна на чистом VHDL совершенно без примесей платформенно зависимых элементов самого Spartan6. Есть и результат ручной оптимизации/выпиливания под его архитектуру, однако приемлемой частоты все равно достичь не удалось. Очень бедные роутинговые ресурсы внутри кристалла.

 

Вариант 1 не подходит по умолчанию. Их Easy-Path это все тот-же Spartan6 с жестко загруженной прошивкой - дорогое и неэффективное решение. А еще очень прожорливое по мощности. Вариант 3 тоже сомнителен из-за отсутствия необходимых навыков да и нет необходимости эмулировать Spartan в ASICe. Думаю, что существующее описание должно неплохо подойти для варианта 2.

 

Собственно, осталось понять как наиболее эффективно получить желаемый результат в железе с минимальной стоимостью чипа и минимальной стоимостью НРЕ.

 

 

Может кто может поделиться тулзами для eASIC? Там дают тулзы на покататься на 30 дней, запрашивать уже начали, но похоже, что получим мы их совсем не скоро. А решение хотелось бы принять уже сейчас. Может наш дизайн окажется трудно совместим с eASIC, поскольку создает очень серьезную нагрузку на роутинг между элементами дизайна.

 

BarsMonster, а откуда такая оценка по стоимости? Если eASIC делает 45 чипов за $45k, то не в убыток же себе они их делают?

[BarsMonster 0]

BarsMonster, а откуда такая оценка по стоимости? Если eASIC делает 45 чипов за $45k, то не в убыток же себе они их делают?

 

Нет, работают конечно не в убыток. В eASIC меняется обычно только 1 маска, но т.к. это прототипирование - то на ней много-много заказчиков, и соответственно на готовой пластине микросхемы для кучи заказчиков.

Тестовую серию вы действительно получаете по 1000$ за 1 чип, но чтобы запустить "большую" серию - нужны существенно большие деньги на печать новой маски только для вас. И для 45нм это уже далеко не 100к $.

 

Если печатать с этой маски с прототипами - придется отдавать по 3к$ (грубая оценка печати целой пластины) за каждые 45 чипов, и "бесплатно" будут печататься тысячи чипов других заказчиков, которые придется выбросить.

[v_mirgorodsky 0]

Спасибо за консультацию, какая-то совсем нерадостная картина получается :( Ладно, подождем ответов от eASIC, может не все так плохо окажется :(

[BarsMonster 0]

Спасибо за консультацию, какая-то совсем нерадостная картина получается :( Ладно, подождем ответов от eASIC, может не все так плохо окажется :(

 

В любом случае - результаты - в студию )

[alexPec 3]

Спасибо за консультацию, какая-то совсем нерадостная картина получается :( Ладно, подождем ответов от eASIC, может не все так плохо окажется :(

 

Да, пжл. отпишитесь получилось ли с ними связаться и как, тоже пробовал-глухо.

[-=Sergei=- 0]

Доброго времени суток,

 

Есть дизайн крипто-сопроцессора в Spartan6 LXT150 FPGA. В чипе 180 тысяч логических блоков и триггеров. Дизайн использует около 90% ресурсов. Как перевести эти цифры в гейты - не знаю. Из самой быстрой FPGA удается отжать частоту порядка 250 мегагерц, вендор X согласился продавать микросхемы немногим дешевле их розничной цены на Digi-Key, что практически убило возможность успешного коммерческого использования девайса на этом чипе. В качестве выхода из сложившейся ситуации рассматривается переход на ASIC. Ожидается, что тактовая частота будет не хуже 450 мегагерц, а стоимость готового чипа сравнимого объема не выше $15 в партиях до 10 тысяч штук.

 

В качестве варианта рассматривается eASIC. У них там есть некая акция вида - $45к - 45nm - 45 девайсов на выходе. Это предложение включает полный цикл НРЕ и 45 самплов на выходе. К сожалению, опыта проектирования ASIC у меня нет совсем. Есть значительный опыт проектирования FPGA, но здесь он применим слабо. Хотелось бы понять, какие трудности ожидают на этом пути, реальны ли частоты и цены на чипы и с чего надо начинать.

 

Заранее, спасибо всем :)

 

Слишком судные данные для советов, и в любом случае такого рода проекты не решаются через форум. Берете список отечественных контор связанных с разработкой микросхем созваниваетесь, приезжаете знакомитесь, собираете их отзывы, свое мнение составляете - а потом решаете что и как делать.

 

P/S/ Попробуйте придумать какое нибуть другое функциональное назначение, "крипто-сопроцессор" в каких нибуть накладных - это 100% остановка на таможне.

 

[yes 5]

такое количество как 10000 наверно дешевле всего через конторы типа http://www.europractice-ic.com http://www.mosis.com/ и т.п.

насколько я понимаю, это не TSMC, то есть если принесете им GDS-ы и скажете "нарисовали руками", то никто лицензии на софтверные тулзы спрашивать не будет, то есть тут можно сэкономить

 

я бы рекомендовал процесс (flow) такой - синтезируете и проверяете работу нетлиста, а размещение и трассировку отдаете специально обученным людям (но импортные люди возьмут за это хорошо денег, а с нашими я не работал - не знаю)

 

если на спартане получено 250МГц, то пути достаточно короткие и хватит 90нм или даже 130нм для 450МГц

то есть проект не безумный, можно пытаться рыть. (хотя в 15$ за штуку сильно сомневаюсь)

 

сам я с MPW не работал, но с 45нм работал и сразу говорю - связываться не нужно :)

 

----------------

 

а синтез и симуляция для АЗИКа весьма мало отличаются от ПЛИС

[v_mirgorodsky 0]

Доброго времени суток,

 

Ну что, ответ от eASIC я получил. Они хотят денег за подготовку, после продают чипы сравнительно дешево, по той цене, о которой мы договоримся с ними в момент начала работ. После фазы НРЕ заказывать чипы можно любыми партиями, количество в 10к за год для них вполне нормальное. На выбор предлагаются два решения - 90нм и 45нм. Подготовка на 45нм существено дороже. Контора обладает своими тулзами для разработки. Сами чипы чем-то напоминают однократно программируемые FPGA - роутинг и настройка лютов осуществляется однократным прожиганием переходных отверстий в нужных местах. По скоростям обещают 500МГц.

 

Дальше собираемся работать в двух направлениях - первое, попробуем прикинуть стоимость разработки и производства с честным Structured ASIC по какому-нибудь сравнительно "толстому" тех-процессу с самым простым возможным корпусом, второе - продолжим разговаривать с eASIC. К сожалению, у подходящих по размеру eASIC-ов очень большие BGA-шные корпуса, а я слышал, что именно корпус является самой дорогой частью в готовой микросхеме. Может получиться, что Structured ASIC по "толстому" тех-процессу в результате окажется дешевле :)

 

BTW, с eASIC тех-процесс выбирают они сами. Если нам по ресурсам подойдет только 45нм nExtreme2 - придется работать с 45нм nExtreme2. Логику из устройства выкинуть не получится.

[BarsMonster 0]

Ну что, ответ от eASIC я получил. Они хотят денег за подготовку, после продают чипы сравнительно дешево, по той цене, о которой мы договоримся с ними в момент начала работ.

 

Так вопрос цены подготовки - он самый важный :-) Сколько примерно ? )

 

[jojo 0]

По скоростям обещают 500МГц.

 

Немножко чрезмерно оптимистично.

[Ed2000 1]

Доброго времени суток,

 

Есть дизайн крипто-сопроцессора в Spartan6 LXT150 FPGA. В чипе 180 тысяч логических блоков и триггеров. Дизайн использует около 90% ресурсов. Как перевести эти цифры в гейты - не знаю. Из самой быстрой FPGA удается отжать частоту порядка 250 мегагерц, вендор X согласился продавать микросхемы немногим дешевле их розничной цены на Digi-Key, что практически убило возможность успешного коммерческого использования девайса на этом чипе. В качестве выхода из сложившейся ситуации рассматривается переход на ASIC. Ожидается, что тактовая частота будет не хуже 450 мегагерц, а стоимость готового чипа сравнимого объема не выше $15 в партиях до 10 тысяч штук.

 

В качестве варианта рассматривается eASIC. У них там есть некая акция вида - $45к - 45nm - 45 девайсов на выходе. Это предложение включает полный цикл НРЕ и 45 самплов на выходе. К сожалению, опыта проектирования ASIC у меня нет совсем. Есть значительный опыт проектирования FPGA, но здесь он применим слабо. Хотелось бы понять, какие трудности ожидают на этом пути, реальны ли частоты и цены на чипы и с чего надо начинать.

 

Заранее, спасибо всем :)

 

 

К сожалению с некоторой задержкой (фактически только сегодня) увидел эту тему... Внесу небольшую лепту (пару абзацев) в обсуждение на основе имеющегося опыта. Возможно кому-то будет полезно.

 

Во-первых, лет пять назад пришлось решать задачу замены быстрого ПЛИСа от Xilinx (сделанного по КМОП 90нм) на заказной чип по КМОП технологии 0,35 мкм. Результаты исследований на конкретном цифровом проекте показали лучшие параметры заказного варианта. Так, по быстродействию выигрыш был примерно в 1,5 раза. (Следует конечно помнить, что результат будет сильно зависим от типа схемы.)

 

Во-вторых, сегодня современные ПЛИСы могут работать с внешними тактовыми частотами 200-300 МГц (м.б. даже выше), в то время как заказные технологии (уровня 45-180 нм) с внутренней логикой, тактируемой в 1,0-1,5 ГГц (м.б. даже выше). Вместе с тем для последних важно решить вопросы создания (или использования стандартных IP) интерфейсов, которые в основном и будут определять быстродействие. С переходом на нанометровые технологии ограничивающим фактором становятся большие утечки, а для "старых" технологий (например 180-350 нм) потребляемая мощность. Экономика при мелкосерийном производстве (не путать с прототипированием!), как правило, на порядок оказывается лучше у заказных чипов, чем у ПЛИС. (Если конечно забыть, что есть шанс "запороть партию" заказных из-за ошибок при проектировании или процесса изготовления).

 

 

 

 

 

 

 

[Гость alex_tor]

Доброго времени суток,

 

Есть дизайн крипто-сопроцессора в Spartan6 LXT150 FPGA. В чипе 180 тысяч логических блоков и триггеров. Дизайн использует около 90% ресурсов. Как перевести эти цифры в гейты - не знаю. Из самой быстрой FPGA удается отжать частоту порядка 250 мегагерц, вендор X согласился продавать микросхемы немногим дешевле их розничной цены на Digi-Key, что практически убило возможность успешного коммерческого использования девайса на этом чипе. В качестве выхода из сложившейся ситуации рассматривается переход на ASIC. Ожидается, что тактовая частота будет не хуже 450 мегагерц, а стоимость готового чипа сравнимого объема не выше $15 в партиях до 10 тысяч штук.

 

В качестве варианта рассматривается eASIC. У них там есть некая акция вида - $45к - 45nm - 45 девайсов на выходе. Это предложение включает полный цикл НРЕ и 45 самплов на выходе. К сожалению, опыта проектирования ASIC у меня нет совсем. Есть значительный опыт проектирования FPGA, но здесь он применим слабо. Хотелось бы понять, какие трудности ожидают на этом пути, реальны ли частоты и цены на чипы и с чего надо начинать.

 

Заранее, спасибо всем :

 

Возможно кто-то тоже думаэт о конверсии FPGA-to-ASIC и прочитает этот пост.

 

Учтите один момент!

Как Вы собираетесь чип проверять при производстве?

А как Вы будете анализировать отказавшие в звказчиков чипы?

А скорости выводов достаточно для проверки быстрой цифры?

 

Конечно, Ваше конкретное приложение может и не иметь никаких требований к гаранти работоспособности чипа, скорости тестирования и анализа отказов, но подумать про внедрение DFT (Design For Test) структур стоит. Как минимум надо чётко знать что это, как и зачем делается.

 

Особенно важно внедрить необходимые структуры для дебага чипа (DFB - Design For Debug).

Такие вещи надо на уровне RTL внедрять, осцилографом ведь не залезеш....

 

Конечно, Ваш сторонний розработчик делающий конверсию RTL-to-GDS может сделать автоматический DFT, но требования надо обговорить.