[Rok 0]

Имеется плата. На ней 2 чипа: xc2v8000 and xc2v6000.

Естественно есть алгоритм, который туда нужно залить.

Когда заливаю в один xc2v8000 - все нормально работает.

Когда разбиваю алгоритм на 2 части и затем загружаю первую часть в xc2v8000, а вторую в xc2v6000 - работать схема отказывается.

Может мне нужно какие-нибудь constraints прописать для сигналов, которые соединяют эти два чипа?

К плате притензии не принимаются - покупная.

Подскажите, please, кто чего знает.

[des00 25]

хммм а может быть для начала интерфесы проверить между ФПГАМм, на правильность работы

[Rok 0]

хммм а может быть для начала интерфесы проверить между ФПГАМм, на правильность работы

Уже проверено не единожды :( .

[vitus_strom 0]

Offset, Period + возможно засинхронизировать клоки на 2-х чипах

[Rok 0]

Offset, Period + возможно засинхронизировать клоки на 2-х чипах

Клок использую один и тот-же. С DCM блока (рассположен в xc2v8000) клок идет на xc2v6000.

Оффсет и период попробуем

[vitus_strom 0]

Клок использую один и тот-же. С DCM блока (рассположен в xc2v8000) клок идет на xc2v6000.

Оффсет и период попробуем - Вот вам и источник проблемы, клоки то у вас не синхронные, то что один и тот же не означает синхронности поскольку идут через различные буфера... и в этом случае один будет задержанной версией относительно другого

[Rok 0]

Клок использую один и тот-же. С DCM блока (рассположен в xc2v8000) клок идет на xc2v6000.

Оффсет и период попробуем - Вот вам и источник проблемы, клоки то у вас не синхронные, то что один и тот же не означает синхронности поскольку идут через различные буфера... и в этом случае один будет задержанной версией относительно другого

 

Может чего-то не понимаю :cranky:

С блока DCM клок идет на схему расположенную в xc2v8000 и тот-же клок на выход (output pad), и оттуда на вход xc2v6000. Т.е., по идее, тот же клок, но на другую часть схемы, расположенную в xc2v6000.

Может растолкуете по пунктикам, .

[vitus_strom 0]

с выхода дцм до входа выходного буффера можно собрать несколько наносекунда + в зависимости от стандарта выходного буффера на вскидку 3-5 нс + задержка чип то чип + около 1 нс на входной буффер в результате разница в клоках может достигнуть в пределе 10 нс

[Rok 0]

с выхода дцм до входа выходного буффера можно собрать несколько наносекунда + в зависимости от стандарта выходного буффера на вскидку 3-5 нс + задержка чип то чип + около 1 нс на входной буффер в результате разница в клоках может достигнуть в пределе 10 нс

Ага, понятненько.

Т.е. в этом случае, я так понимаю, необходимо подстроить клок для 2-х чипов, чтобы был синхронный. Но как быть онозначно уверенным, что они совпадают? Посчитать сколько максимальная задержка до второго чипа и затем для первого ввести такую-же задержку? Т.е. буфер там какой внутри поставить, что-ли?

Забыл сказать, частота то всего 30 МГц.

Ладно завтра будем разбираться.

Спасибо за советы.

[vitus_strom 0]

либо и в одном и другом за опорную частоту взять офчип частоту, либо стробировать данные другим фронтом, относительно того по которому выставляются данные, либо умножить входную частоту и потом засинхронизировать данные...