Jump to content

    
Sign in to follow this  
_sda

модель в симулинке

Recommended Posts

Как правильно построить модель с применением Enabled and Triggered Subsystem чтобы её поведение было аналогично поведению проекта в FPGA(по задержкам сигнала)?Два подряд установленных блока Triggered Subsystem переносят данные со входа первого на выход второго по одному фронту.

Share this post


Link to post
Share on other sites
Внутри каждого блока вероятно должно быть как минимум по одной задержке на такт ?\left ( Z^{-1} \right )

Привет.

Если внутри Enabled Subsystem поставить одну задержку,то на выходе сигнал появится только на втором такте,в FPGA же регистр обновится сразу.

Это если валид держится всего один такт(в FPGA так).

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this