_sda 0 Posted August 10, 2011 · Report post Как правильно построить модель с применением Enabled and Triggered Subsystem чтобы её поведение было аналогично поведению проекта в FPGA(по задержкам сигнала)?Два подряд установленных блока Triggered Subsystem переносят данные со входа первого на выход второго по одному фронту. Quote Ответить с цитированием Share this post Link to post Share on other sites
MKS 0 Posted August 10, 2011 · Report post Внутри каждого блока вероятно должно быть как минимум по одной задержке на такт Quote Ответить с цитированием Share this post Link to post Share on other sites
_sda 0 Posted August 10, 2011 · Report post Внутри каждого блока вероятно должно быть как минимум по одной задержке на такт Привет. Если внутри Enabled Subsystem поставить одну задержку,то на выходе сигнал появится только на втором такте,в FPGA же регистр обновится сразу. Это если валид держится всего один такт(в FPGA так). Quote Ответить с цитированием Share this post Link to post Share on other sites
