Jump to content

    
Какой способ разработки систем на ПЛИС сейчас наиболее популярен?  

208 members have voted

  1. 1. Какой способ разработки Вы используете?

    • Схемотехнический ввод
      11
    • Verilog
      102
    • VHDL
      82
    • AHDL
      5
    • другой
      8


Какой способ разработки систем на ПЛИС сейчас наиболее популярен?

А по прохождении времени (достаточно большого) нужно что-то исправить, например сделать инверсию какого-то сигнала. Что Вы делаете?

Как Вы проверяете идентичность версий проекта?

 

Это дополнение к техническому заданию. И далее по цепочке документации. Этого вполне достаточно для идентификации изменений.

 

Share this post


Link to post
Share on other sites
Подсунуть по ошибке не ту библиотеку существует возможность всегда, и от языка она не зависит.

В случае верилога нет необходимости указывать имя бибилиотеки в явном виде. Синтезатор разрешает

конфликты имён самостоятельно, хотя это конечно не гарантирует отсутствия ошибок. Однако в данном случае

вмешательство человека минимально.

 

На английском да. На русском языке все же не так.

Русский язык в качестве документации даже и не расматривается. Свободное владние английским хотя бы на уровне

перевода тех. документации - это необходимое условие развивающегося инженера в этой отрасли.

 

Share this post


Link to post
Share on other sites
Guest CuiriousSalome

не забываете учавствовать в опросе!

Share this post


Link to post
Share on other sites

Самый волнующий момент - отладка. Момент истины! К этому времени кроме проекта накапливается рабочая документация со всеми описаниями.

Если полноценно такого нет, вариант чисто HDL проекта проблемен. Особенно когда в целях ускорения подключают новых людей. Время на изучение бумаг особо нет...

 

...Вот тут схематик просто палочка-выручалочка. Легко проводить модификации в чужом материале. Править чужой HDL код же при непрозрачной документации - каторга.

Я как раз сейчас в таком состоянии. Очень легко ошибиться! Бесконечно дёргать старый тестбенч(маленькое ОЗУ) и возвращаться в новый текст тоже утомительно.

 

 

Share this post


Link to post
Share on other sites
Самый волнующий момент

 

Самый волнующий момент - это когда какому либо юному дарованию когда нибудь придется править Ваш схематик.

Share this post


Link to post
Share on other sites
Самый волнующий момент - это когда какому либо юному дарованию когда нибудь придется править Ваш схематик.
Это не догма :biggrin:

Схематик только как способ быстро и без ошибок ваять проект. Вроде опалубки. НDL вроде арматуры... Прощупать стены или отслеживать арматуру в бетоне?

Share this post


Link to post
Share on other sites
...Вот тут схематик просто палочка-выручалочка. Легко проводить модификации в чужом материале. Править чужой HDL код же при непрозрачной документации - каторга.

Как же люди делают здоровенные программные проекты на С++, Java, Python, Ruby, C# и прочих языках. Там-то схематика отродясь не существовало. Вот не повезло беднягам - по сорцам приходится мыкаться. :biggrin:

 

Share this post


Link to post
Share on other sites
Как же люди делают здоровенные программные проекты на С++, Java, Python, Ruby, C# и прочих языках. Там-то схематика отродясь не существовало. Вот не повезло беднягам - по сорцам приходится мыкаться. :biggrin:

 

Сочувствую! Они даже не понимают, что их работу можно упростить...

...Есть даже графический ассемблер на AVR, который после грамотной графической интерпретации уже не воспринемается как =низкого уровня=. Более того, он сохраняет преимущества недоступные монстрам С++, Java, Python, Ruby, C# , Паскаль...

Share this post


Link to post
Share on other sites
Сочувствую! Они даже не понимают, что их работу можно упростить...

...Есть даже графический ассемблер на AVR, который после грамотной графической интерпретации уже не воспринемается как =низкого уровня=. Более того, он сохраняет преимущества недоступные монстрам С++, Java, Python, Ruby, C# , Паскаль...

К уже перечисленным недостаткам схематика в топ левеле добавлю ещё парочку:

1. Люди, рисующие схематик, как правило ленятся давать уникальные имена всем цепям, а иногда и компонентам.

И просто соединяют безымянными проводами соседние блоки. Это якобы улучшает восприятие схемы в целом, когда

видно куда какие проволоки тянутся. Так вот, эти "безымянные" провода именуются в итоге автоматически, в результате

получается совершенно неудобоваримый нетлист, отлаживать такой проект с помощью, например, Чипскопа - самоубийсвто.

В случае топ левела на языке "безымянных" проводов не получается, нетлист гораздо более читабелен.

2. Если топ левел помещается на один лист A4 или A3 - это большая редкость, но даже в этом случае читабельность такой

"простыни" резко падает, так как чтобы обозреть весь топ левел - приходится уменьшать масштаб. Даже на прекрасном

мониторе метки цепей и компонентов становятся слишком мелкими.Можно конечно разбить топ левел на несколько листов,

но тогда о каком перимуществе в понятности вообще идёт речь?

 

В общем, я пишу топ левел на верилоге. И создаю отдельно картинки в MS Visio с диаграммами топ левела и наиболее

замороченных модулей. Картинки легко экспортятся в ПДФ, который открывается на любой платформе.

Share this post


Link to post
Share on other sites
К уже перечисленным недостаткам схематика в топ левеле добавлю ещё парочку:

1. Люди, рисующие схематик, как правило ленятся давать уникальные имена всем цепям, а иногда и компонентам.

И просто соединяют безымянными проводами соседние блоки. Это якобы улучшает восприятие схемы в целом, когда

видно куда какие проволоки тянутся. Так вот, эти "безымянные" провода именуются в итоге автоматически, в результате

получается совершенно неудобоваримый нетлист, отлаживать такой проект с помощью, например, Чипскопа - самоубийсвто.

В случае топ левела на языке "безымянных" проводов не получается, нетлист гораздо более читабелен.

2. Если топ левел помещается на один лист A4 или A3 - это большая редкость, но даже в этом случае читабельность такой

"простыни" резко падает, так как чтобы обозреть весь топ левел - приходится уменьшать масштаб. Даже на прекрасном

мониторе метки цепей и компонентов становятся слишком мелкими.Можно конечно разбить топ левел на несколько листов,

но тогда о каком перимуществе в понятности вообще идёт речь?

 

В общем, я пишу топ левел на верилоге. И создаю отдельно картинки в MS Visio с диаграммами топ левела и наиболее

замороченных модулей. Картинки легко экспортятся в ПДФ, который открывается на любой платформе.

1.Пройденный этап.

2. Иерархия в системе переводит недостаток в достоинство.

Недостаток только один. Схематик для Xilinx не имеет поддержки generic. У Кактуса нет такого недостатка

Share this post


Link to post
Share on other sites
Самый волнующий момент - отладка. Момент истины! К этому времени кроме проекта накапливается рабочая документация со всеми описаниями.

Если полноценно такого нет, вариант чисто HDL проекта проблемен. Особенно когда в целях ускорения подключают новых людей. Время на изучение бумаг особо нет...

 

...Вот тут схематик просто палочка-выручалочка. Легко проводить модификации в чужом материале. Править чужой HDL код же при непрозрачной документации - каторга.

Я как раз сейчас в таком состоянии. Очень легко ошибиться! Бесконечно дёргать старый тестбенч(маленькое ОЗУ) и возвращаться в новый текст тоже утомительно.

А можете показать какой-нибудь кусок Вашего проекта, выполненный в схематике?

 

 

Просто очень интересно увидеть схематик, более понятный, чем HDL.

 

 

Share this post


Link to post
Share on other sites
К уже перечисленным недостаткам схематика в топ левеле добавлю ещё парочку:

1. Люди, рисующие схематик, как правило ленятся давать уникальные имена всем цепям, а иногда и компонентам.

И просто соединяют безымянными проводами соседние блоки. Это якобы улучшает восприятие схемы в целом, когда

видно куда какие проволоки тянутся. Так вот, эти "безымянные" провода именуются в итоге автоматически, в результате

получается совершенно неудобоваримый нетлист, отлаживать такой проект с помощью, например, Чипскопа - самоубийсвто.

В случае топ левела на языке "безымянных" проводов не получается, нетлист гораздо более читабелен.

2. Если топ левел помещается на один лист A4 или A3 - это большая редкость, но даже в этом случае читабельность такой

"простыни" резко падает, так как чтобы обозреть весь топ левел - приходится уменьшать масштаб. Даже на прекрасном

мониторе метки цепей и компонентов становятся слишком мелкими.Можно конечно разбить топ левел на несколько листов,

но тогда о каком перимуществе в понятности вообще идёт речь?

 

В общем, я пишу топ левел на верилоге. И создаю отдельно картинки в с диаграммами топ левела и наиболее

замороченных модулей. Картинки легко экспортятся в ПДФ, который открывается на любой платформе.

 

1. Вообще, сдуру, можно и в тексте наворотить!

Получается, что вы тоже, работаете в графике. Кроме MS Visio, существуют специльно приспособленные для этого среды, например HDL Designer, в котором кроме схематика имеются блок-схемы алгоритма и графы автоматов. При этом генерируется код в выбранном языке, выполняется навигация между кодом и графикой, апдейт по иерархии, свяэь с модельсимом.

Share this post


Link to post
Share on other sites
HDL Designer...свяэь с модельсимом.

Это круто. Передайте дизайнеру, пусть скажет моделсиму, чтоб он мне позвонил - хочу ему скрипт передать. А то я никак связаться с ним не могу :)

Share this post


Link to post
Share on other sites
1. Вообще, сдуру, можно и в тексте наворотить!

Получается, что вы тоже, работаете в графике. Кроме MS Visio, существуют специльно приспособленные для этого среды, например HDL Designer, в котором кроме схематика имеются блок-схемы алгоритма и графы автоматов. При этом генерируется код в выбранном языке, выполняется навигация между кодом и графикой, апдейт по иерархии, свяэь с модельсимом.

На верилоге "наворотить" сдуру нельзя. Потому что разработчик _вынужден_ давать уникальные имена каждому проводу и компоненту. "Забыть" просто не получится. Это дисциплинирует.

В графике я ,в строгом смысле этого слова, не работаю. Я пишу документацию к проекту. Отличие здесь в том, что мои "картинки" не являются синтезируемыми, это - просто картинки. На которых,

кстати, я могу не показывать несущественные для функционала куски, объединять группы проводов в интерфейы, писать где угодно какие угодно комментарии и т. д. Главное отличие, повторюсь, в том,

что на своей "несинтезируемой" картинке я показываю лишь то, что важно, на что надо обратить внимание, а не все тысячи соединений, которые присутствуют в проекте.

 

З Ы ИМХО все эти визарды-шмизарды для создания автоматов состояний из картинок - туфта полная и замануха производителей сред проектирования. Также как и в случае топ левела до опредлённого уровня сложности

они может быть для кого-то и нагляднее, чем код, но когда количество состояний перевалиает за 10 и от всевозможных переходов начинает рябить в глазах - код более понятен. И ещё в коде работает поиск по ключевому слову.

Share this post


Link to post
Share on other sites
В общем, я пишу топ левел на верилоге. И создаю отдельно картинки в MS Visio с диаграммами топ левела и наиболее

замороченных модулей. Картинки легко экспортятся в ПДФ, который открывается на любой платформе.

+100500. Не сразу к этому пришёл, довелось попробовать разные варианты, включая и схематик для топ-левела.

 

На практике развитые языковые средства дают сто очков вперёд схематику. Даже возможность логически разбивать код на классы (структуры) выводит дизайн на качественно новый уровень. Графика хороша для отображения структуры, но только если детализация такова, что это графическое представление выглядит (и воспринимается) целостно. При сколько-нибудь серьёзных объёмах (сложности) и детализации графическое представление получается монстроидальным, нечитаемым и несопровождаемым, т.е. теряет своё главное преимущество - наглядность.

 

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this