Jump to content

    
PCBtech

Горячая линия по САПР Cadence Allegro

Recommended Posts

ХМ! ????? NC - это не No pin connect? Просто строки NC у меня нет, но во вкладке пин (таблицы свойств элемента) есть No pin connect, в которой, при установки галочки соответствующему пину, вывод на УГО помечается как неиспользуемый (аналог клавиши Х). Но в данном случае вывод обязательно должен присутствовать на УГО. По тому как описываете Вы, насколько я понял, идёт просто перечисление выводов, которые помечаются как NC, при этом они могут быть не указаны на УГО?

 

Теперь вообще непонятно - то Вам нужно было рещить проблему с пинами, которых НЕТ на схеме, но присутствуют в футпринте. Это решается через атрибут NC(No Connect), который нужно добавить как атрибут компонента и сделать это можно непосредственно на схеме:

 

post-4480-1330415921_thumb.png

 

Теперь Вы пишите, что вывод обязательно должен присутствовать на УГО. Если на УГО присутствуют ВСЕ выводы, то никаких проблем при упаковке схемы быть в принципе не может.

Еще раз - описание пинов через атрибут NC позволяет не рисовать на УГО ненужные пины:

The NC_PINS property, attached to a component or symbol, specifies the assignment of pins which are present on a physical package but do not have any logical connections.

 

2 Tahoe

 

Резко Вы однако взяли... Как раз только разработчик и решает, что ему нужно нарисовать на схеме. Если считает необходимым рисовать все полторы сотни пинов корпуса при использующихся полутора десятках - трудно назвать этого разработчика здравым.

Вот Вы рисовали бы ВСЕ пины этого чипа на УГО?

 

post-4480-1330416632_thumb.png

Share this post


Link to post
Share on other sites
Резко Вы однако взяли... Как раз только разработчик и решает, что ему нужно нарисовать на схеме. Если считает необходимым ...

Что отображать, решает производитель чипа, а не разработчик. Есть документация производителя и рахождений с ней быть не должно. Что бы там не считал разработчик.

 

Вот Вы рисовали бы ВСЕ пины этого чипа на УГО?

Хотя приведенный пример не типичен, а скорее исключение, но все равно, отобразил бы все пины, разумеется. Вопрос только в том, как именно. В данном случае, создал бы гетерогенный part, в одну из частей которого отправил все NC.

Share this post


Link to post
Share on other sites

Нда... знаете, когда-то УГО для больших компонентов в BGA тоже пытались нарисовать единым целым. Со всеми сотнями его ног. Как думаете, почему отказались от такого подхода?

Кстати на многие компоненты производитель не приводит изображение УГО. Рисуйте как хотите. Что будет делать такой разработчик в этом случае?

Share this post


Link to post
Share on other sites
Нда... знаете, когда-то УГО для больших компонентов в BGA тоже пытались нарисовать единым целым. Со всеми сотнями его ног. Как думаете, почему отказались от такого подхода?

Сравнивать теплое с мягким не есть правильно. Я же не случайно оговорил, что в приведенном примере, УГО будет создано, как гетерогенное. Думаю, понятно, почему.

 

Кстати на многие компоненты производитель не приводит изображение УГО. Рисуйте как хотите. Что будет делать такой разработчик в этом случае?

Не имеет значения, в каком виде предоставлено описание. В виде картинки, в виде текста или ещё как-то. В любой документации на компонент будут описаны все пины. В этом смысле, описание "NC" ничем не отличается от описания "VCC".

 

А вот с чем однозначно соглашусь, так это с "рисуйте как хотите"(с). Причем даже в том случае, когда в документации есть готовая картинка, я все равно рисую так, что бы потом было удобно компоновать схему.

 

Кстати. Есть отличный пример, к чему приводит подход "не отображать все пины". Если пробежаться по форуму FPGA > Altera, то любимое развлечение там "не прошивается Циклон в QFP корпусе". Затем выясняется, что практически во всех этих случаях, "забыли" exposed pad на землю посадить. Ну и далее весь букет - деньги за многослойку заплачены, времени в обрез, заказано сразу стопицот экземпляров... Это прямое следствие того, что кто-то, когда-то поумничал/поленился/сэкономил и не отобразил пин в УГО.

Share this post


Link to post
Share on other sites

Если не обращать внимания на манеру изложения Tahoe, то в реальности вопрос, что отображать, а что нет, должен решать разработчик, ибо он рисует схему и отвечает за соединения цепей.

Если он решил, что чего-то рисовать не надо, значит, так и надо.

Другое дело, что легко ошибиться.

От ошибок же страховаться можно по-разному.

Можно создать набор правил, пользоваться проверкой DRC в схематике и процессами (формализованными последовательностями) проверки схем.

А можно и тупо лепить все выводы на УГО, загромождая схему по самое "не могу".

Выбор каждый делает сам в соответствии с уровнем культуры разработки... :)

Share this post


Link to post
Share on other sites
От ошибок же страховаться можно по-разному.

Можно создать набор правил, пользоваться проверкой DRC в схематике и процессами (формализованными последовательностями) проверки схем.

Любопытно, чем поможет DRC в вышеприведенном примере с exposed pad. Как можно проверить то, чего нет?

Share this post


Link to post
Share on other sites
Любопытно, чем поможет DRC в вышеприведенном примере с exposed pad. Как можно проверить то, чего нет?

Смотря где будет DRC. Например, если УГО генерится из таблички в даташите, то колчиество пинов спокойно подлежит автоматизированной проверке. Ну и про процессы проверки не забывайте, о которых я сказал.

Share this post


Link to post
Share on other sites

Я бы сказал так - описаны должны быть все пины компонента. Будут ли они отображены на УГО, на одном или нескольких, в каком месте/виде/названии - решает разработчик.

С описанием всех пинов в аллегро все хорошо, по другому не получится.

 

Есть еще один аргумент, хотя и не для всех он будет аргументом, привычки и логику мышления менять очень трудно или даже невозможно. Так вот - если бы реально необходимо было всегда отображать все выводы в УГО, то вряд ли во всех САПРах были бы предусмотрены возможности сокрытия некоторых пинов.

Share this post


Link to post
Share on other sites
exposed pad
такой же вывод как и остальные.

И если он подключается то это указывается в схеме или графическом виде (Pin отображается) или скрытым подключением (Hidden Pin)

И в том и в другом случае Drc находит отсутствие подключения

Share this post


Link to post
Share on other sites
Я бы сказал так - описаны должны быть все пины компонента.

Аминь.

 

Будут ли они отображены на УГО, на одном или нескольких, в каком месте/виде/названии - решает разработчик.

С описанием всех пинов в аллегро все хорошо, по другому не получится.

Обратный пример я уже привел выше - exposed pad нигде _явно_ не обозначен в документации, все на уровне ремарок, мол, "присоедините к GND". Результат плачевный.

 

если бы реально необходимо было всегда отображать все выводы в УГО, то вряд ли во всех САПРах были бы предусмотрены возможности сокрытия некоторых пинов.

Как, например, глупость в Оркаде, с дефолтным сокрытием power pins? Не надо слепо верить разработчикам САПР.

В САПРах много чего предусмотрено, как полезные вещи, так и вещи, из разряда "исторически сложившаяся кривость, для поддержки старых версий". Особенно это чувствительно как раз в части библиотек, потому что если бы при каждой новой версии САПР, приходиолсь править/создавать библиотеки, от такой САПР разработчики просто откажутся.

 

Например, в генераторе УГО.

А каким боком здесь DRC?

проверка компонента != проверка схемы

Share this post


Link to post
Share on other sites
пример я уже привел выше - exposed pad нигде _явно_ не обозначен в документации

 

Не поверю. Не встречал ни разу. Хотя были всякие.

Или вы хотите на первой странице и БОЛЬШИМИ буквами про это?.

Всегда есть указание куда должен или может подключаться такой пад

Share this post


Link to post
Share on other sites
Не поверю. Не встречал ни разу. Хотя были всякие.

http://www.altera.com/literature/dp/cyclone3/EP3C10.pdf

 

Или вы хотите на первой странице и БОЛЬШИМИ буквами про это?.

Всегда есть указание куда должен или может подключаться такой пад

Конечно есть. В виде маленькой сноски, курсивом, в конце таблички. А вот если бы включили в нормальное описание пинов, много народу избежало бы проблем.

 

Еще года 3 назад ЕМНИМС какой-то step-down на iXBT обсуждался. Так там вообще в доке ни слова не было про e-pad, в смысле электрического соединения. Про тепловое - было, про электрическое - упарились искать. :(

 

Ага. По этой логике (неправильный компонент)!=(неправильная схема), да? :rolleyes:

Ух...

По этой логике, я так и не понял, что означает фраза "DRC не в том месте". :biggrin:

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.