Перейти к содержанию
    

Цепочки JTAG из разных семейств Xilinx

Может кто-нибудь ткнет меня носом, как

по стандарту ведет себя JTAG при

объединении в цепочку чипов, один из которых

1.8V а другой 3.3V ?

 

Довольно часто у современных чипов для питания JTAG есть отдельный вывод, именно для

гибкости сопряжения. Проверьте или используемый чип имеет такой пин. Если нет - смотрите на толерантность по 3.3V,

если нет - ставьте транслятор.

Посмотрите у TI:

http://focus.ti.com/logic/docs/translation...ut=3.3#voltintf

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...