Jump to content

    
Sign in to follow this  
Koluchiy

Цепочки JTAG из разных семейств Xilinx

Recommended Posts

Здравствуйте, уважаемые знатоки.

 

Хочу поинтересоваться следующим вопросом.

Планируется плата, на которой будут стоять микросхемы семейств Virtex-6, Spartan-6 и (наверное) CoolRunner-II.

 

Соответственно, хочется объединить их все в цепочку JTAG, чтобы не плодить 10000 разъемов.

 

Итого, вопрос: есть ли у кого-нибудь опыт объединения в такие цепочки микросхем различных семейств/архитектур фирмы Xilinx?

Нормально ли оно работает, не глючит ли :).

 

Предполагается выполнение всех возможных JTAG-операций для каждой микросхемы...

 

Заранее спасибо за ответы.

Share this post


Link to post
Share on other sites
Итого, вопрос: есть ли у кого-нибудь опыт объединения в такие цепочки микросхем различных семейств/архитектур фирмы Xilinx?

Это промышленный стандарт!

И не только Xilinx, но и любые фирмы! Единственно на что надо обратить внимание,-тип протокола. Они могут отличаться. Для Boundary Scan это IEEE 1149.1 JTAG. Посмотрите, чтобы все в цепочке были обязательно не хуже чем у Xilinx. По памяти не помню точно. Гляньте в доке сами.

Edited by Мур

Share this post


Link to post
Share on other sites

Я знаю, что это промышленный стандарт.

Но нюансы есть всегда, и было бы очень неприятно, если вдруг, например, какой-нибудь Чипскоп на одной из плисин не захочет работать без объяснения причин.

 

С этим вопрос и связан.

Share this post


Link to post
Share on other sites

Был опыт соединения Virtex5-PlatformFlash-Virtex5-PlatformFlash, Virtex5-CPLD, Virtex4-CPLD-PlatformFlash.

 

Проблем в JTAG не возникало. Подключил TDO к TDI и забыл. Работает как часы.

 

Если микросхем очень много то можно буферы на TMS TCK поставить.

Share this post


Link to post
Share on other sites
Я знаю, что это промышленный стандарт.

Но нюансы есть всегда, и было бы очень неприятно, если вдруг, например, какой-нибудь Чипскоп на одной из плисин не захочет работать без объяснения причин.

 

С этим вопрос и связан.

Сомнения хорошая вещь! Когда изучал тестопригодность там именно по типу протокола грызли мозги. С этим строго!

Соединял между собой Альтеры(до 5) и не было проблем!

Share this post


Link to post
Share on other sites

Spartan-3 + Virtex-4+CoolRuner

В зависимости от проекта в S-3 разваливалась цепочка JTAG при подключении в ChipScope, оставались видны только CPLD, в чём было дело не понял. С текущим проектом в S-3 пока всё работает при подключении к ChipScope

Share this post


Link to post
Share on other sites

работает такая цепочка, средствами (импактом, чипскопом) понимается, автодетектится

проверялось на V5 S3 CII, ну и практически всегда у меня FPGA и CPLD в одной цепочке

 

цеплять разные JTAG устройства, дело конечно стремное - IAR например я так и не заставил увидеть ARM в цепочке с ПЛИСами, хоть и вперед его ставил и назад (не помню уже как рекомендует JLINK)

 

 

Share this post


Link to post
Share on other sites
Здравствуйте, уважаемые знатоки.

 

Хочу поинтересоваться следующим вопросом.

Планируется плата, на которой будут стоять микросхемы семейств Virtex-6, Spartan-6 и (наверное) CoolRunner-II.

 

Соответственно, хочется объединить их все в цепочку JTAG, чтобы не плодить 10000 разъемов.

 

Итого, вопрос: есть ли у кого-нибудь опыт объединения в такие цепочки микросхем различных семейств/архитектур фирмы Xilinx?

Нормально ли оно работает, не глючит ли :) .

 

Предполагается выполнение всех возможных JTAG-операций для каждой микросхемы...

 

Заранее спасибо за ответы.

 

18 устройств в цепи...

 

Из них 2xXilinx, 1xPowerQUICC, 2xAMC, 9xEth. PHY, 2xEth.Switch + еще чего-то там...- все работает нормально.

Естественно буферизируется TCK и TMS.

Share this post


Link to post
Share on other sites

А я бы без надобности не объединял в одну jtag-цепочку несколько ПЛИС.

 

Крайне неудобно отлаживать одновременно две ПЛИС-ы с помощью чипскопа, если они на одном jtag-е сидят.

 

Я как раз однажды с такой проблемой столкнулся - больше не хочу. Поэтому, если на плате не тесно - каждому корпусу по jtag-у!

Да, ещё учтите, что когда у вас два корпуса на одном jtag-е, то половина сигналов джитага не будут иметь соединения точка-точка.И вполне возможно, что придется частоту джитага при отладке понижать. Что тоже не гуд при отладке .

 

Share this post


Link to post
Share on other sites
Я знаю, что это промышленный стандарт.

Но нюансы есть всегда, и было бы очень неприятно, если вдруг, например, какой-нибудь Чипскоп на одной из плисин не захочет работать без объяснения причин.

 

С этим вопрос и связан.

 

Делайте так, чтобы какждое (или группу девайсов) можно было забайпасить...

Надо 3 резистора на каждый чип. Мы так и делаем, есть какая-то проблема - ищется и байпасится чип.

+ Всякие разные среды для процов не всегда любят, чтобы кто-то еще был в цепи. Хотя с Freescale у нас вышло.

 

А я бы без надобности не объединял в одну jtag-цепочку несколько ПЛИС.

...

Поэтому, если на плате не тесно - каждому корпусу по jtag-у!

...

 

Те люди, которые занимаются тестированием готовых плат Вам бы (не в обиду) сделали за такое физическое замечание, как минимум :)

Share this post


Link to post
Share on other sites
Делайте так, чтобы какждое (или группу девайсов) можно было забайпасить...

Надо 3 резистора на каждый чип. Мы так и делаем, есть какая-то проблема - ищется и байпасится чип.

Ну, это не интересно!

Интересно - это когда стоит что-нибудь типа scansta112... Вот тогда вся мощь чувствуется. :)

Share this post


Link to post
Share on other sites
Ну, это не интересно!

Интересно - это когда стоит что-нибудь типа scansta112... Вот тогда вся мощь чувствуется. :)

 

Ну National (терерь уже можно говорить TI) не один такое делает...

Оно-то чудово, но дополнительный компонент размерами 10х10 за 17$ по-штучно, который как-то еще конфигурить надо...

... Три резистора 0402 на корпус нас вполне устраивают.

 

Разве, что попадется какая-то задачи специфическая...

Слышал, что во всякой супернадежной плавающей\летающей технике такое используется -

прогоняется куча тестов по JTAG после включения перед ее использованием... Тут - да, такое оправдано, резисторы никто перепаивать не будет.

Share this post


Link to post
Share on other sites
Ну National (терерь уже можно говорить TI) не один такое делает...

Оно-то чудово, но дополнительный компонент размерами 10х10 за 17$ по-штучно, который как-то еще конфигурить надо...

... Три резистора 0402 на корпус нас вполне устраивают.

Есть и поменьше корпуса с меньшим набором функций. Конфигурится это, кстати, через тот же джитаг. Но это - так сказать "пассивный" вариант.

Есть еще "активный", когда микросхема содержит в себе набор тестовых векторов, который она выдает, например, каждый раз при включении питания. Получается типа POST. Но на такое мне пока не уломать манагеров проклятых. :)

 

Share this post


Link to post
Share on other sites
Может кто-нибудь ткнет меня носом, как

по стандарту ведет себя JTAG при

объединении в цепочку чипов, один из которых

1.8V а другой 3.3V ?

Что значит "как"? По стандарту! :)

Если для чипа, который 1.8, допустимо на входе напряжение, которое будет выдаваться от чипа, который 3.3 (ну и наоборот тоже, ессно, смотря кто первый в цепочке), то все будет ОК.

Проблем как бы нет...

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this