Jump to content

    

VHDL or Verilog

Как между Pascal и C была война, и победил, как я понимаю, C.

Точно так же будет и VHDL vs. SystemVerilog.

От алгоритмических, проектных ошибок не спасут ни строгая типизация, ни др., что там есть.

А вот то, что на SystemVerilog строк кода получается в 1.5 раза меньше, и что язык SystemVerilog очень похож на C, для меня аргументы весомые.

Share this post


Link to post
Share on other sites

По вопросу умирания VHDL - вообще то уже вышел новый стандарт VHDL 2008. Т.е. происходит усовершенствования языка.

Еще в защиту можно сказать что при написании описания можно использовать "Ctrl + C" и "Ctrl + V" и это никто не отменял - это по вопросу количества строк.

И полностью согласен с

 

VHDL не такой модный, как Verilog, ну так нам не на подиуме ходить.

VHDL позволяет создавать более надежные конструкции меньшими усилиями. На Verilog нужно постоянно следить за тем что пишешь, там больше свободы, но и больше возможностей закосячить ляп, а ведь потом его придется долго отлавливать. И как это сделать в сложном дизайне? Иногда очень и очень трудно.

Но если подойти к делу без выпендрежа, мое мнение, есть возможность писать на VHDL, лучше делать дизайн на нем, будет и надежно, и красиво, и половина ошибок сама вылезет.

Verilog рассматриваю как неизбежность.

 

Почему проводится такая аналогия - если языки совершенно разные и из разных областей?

Как между Pascal и C была война, и победил, как я понимаю, C.

Точно так же будет и VHDL vs. SystemVerilog.

 

PS Это обсуждение на мой взгляд ни к чему не приведет и является бесполезным.

Share this post


Link to post
Share on other sites
Как между Pascal и C была война, и победил, как я понимаю, C.

Точно так же будет и VHDL vs. SystemVerilog.

Уж не намекаете ли вы, что Верилог похож на Си? И чем же?

Share this post


Link to post
Share on other sites

При первой попытке холивара, тему закрою (с) Модератор

Автору пользуйтесь поиском.

Share this post


Link to post
Share on other sites
Верилог гораздо проще для освоения с его то практически двумя переменными для описания. Довольствуясь минимальным уровнем абстракции.

(Что видишь, то и поешь)

 

Во-во, пара типов для описания. И минимальный уровень абстракции.

Совершенно верно. Только, на ваш взгляд, это плюс или минус?

На мой - минус. :laughing:

 

Share this post


Link to post
Share on other sites
Уж не намекаете ли вы, что Верилог похож на Си? И чем же?

Намекаю. Откройте исходники на C и SV и сравните.

Вот все "продвинутые" ругают графический ввод схемы, и пропагандируют текстовый. Я тоже сторонник последнего. Почему? Потому что проще, компактнее. То же могу сказать и о VHDL vs. SystemVerilog. Вон у SV уже и классы появились, методы. Скоро будет объектно-ориентированным, как C++.

Вопрос ведь не "на чем писать", а "что писать". Главное, чтобы мозги работали. А язык - только помощник в реализации ваших идей.

Share this post


Link to post
Share on other sites
А язык - только помощник в реализации ваших идей.

 

Верно, но этот помощник должен быть адекватен уровню идей. :laughing:

 

Про SV писать ничего не буду (почему-то многие здесь пишут Verilog, подразумевают SV), но в ISE, например, только базовый Verilog, и его сравнивать с поддерживаемым им же VHDL просто некорректно. Убожество. Так что там выбор невелик: или пользоваться языком даже без структур, или усложнять проекты использованием альтернативных синтезаторов, или писать на нормальном VHDL.

Share this post


Link to post
Share on other sites
но в ISE, например, только базовый Verilog, и его сравнивать с поддерживаемым им же VHDL просто некорректно. Убожество. Так что там выбор невелик: или пользоваться языком даже без структур, или усложнять проекты использованием альтернативных синтезаторов, или писать на нормальном VHDL.

Это беда не языка, а IDE. ВрЕменная.

Я пользуюсь Quartus, и скажу, что тот список конструкций SV, который поддерживается Квартусом, меня более, чем устраивает.

Share this post


Link to post
Share on other sites

Кому-то лучше verilog, кому-то VHDL, строго зависит от человека. Если вам по душе Verilog, пишите на нем, меньше будет ошибок.

Share this post


Link to post
Share on other sites
Это беда не языка, а IDE. ВрЕменная.

 

Беды бывают только у одушевленных существ, вроде большинства разработчиков. :laughing:

Которые не могут отложить реализацию проекта до лучших времен, пока ISE не поддержит SV.

 

В общем, ведь даже вы не возражаете против того, что базовый Верилог - убожество? И приятно пользоваться конструкциями из SV, которые уже поддерживает для вас Квартус? Так что, давайте, не будем путать. Холивар уже давно вышел за рамки Verilog vs. VHDL, расширившись третьим участником - SV, который не эквивалентен Verilog, обладая собственными достоинствами и недостатками.

 

Особливо мне нравиться гордое высказывание типа - сижу, курю библиотеку. (И это для синтеза)

 

Любопытно, какую?

 

Share this post


Link to post
Share on other sites
... Так что, давайте, не будем путать. Холивар уже давно вышел за рамки Verilog vs. VHDL, расширившись третьим участником - SV, который не эквивалентен Verilog, обладая собственными достоинствами и недостатками.

+1000

верно заметили

Share this post


Link to post
Share on other sites
В общем, ведь даже вы не возражаете против того, что базовый Верилог - убожество? И приятно пользоваться конструкциями из SV, которые уже поддерживает для вас Квартус? Так что, давайте, не будем путать. Холивар уже давно вышел за рамки Verilog vs. VHDL, расширившись третьим участником - SV, который не эквивалентен Verilog, обладая собственными достоинствами и недостатками.

Я не владею VHDL вообще. Поэтому и Verilog для меня не убожество. Я писал на AHDL. И не жаловался на судьбу. Делал то, что хотел сделать. Попробовав Verilog, почувствовал больший комфорт. SV - еще лучше. Инструмент.

 

Любопытно, какую?

ну как "какую"? Что-то вроде STDLIB

Share this post


Link to post
Share on other sites
Я не владею VHDL вообще.

 

О!

 

Я Верилог по крайней мере читаю. Плююсь.

Не исключаю, что дело вовсе не в языке, но информация про "два типа в языке" получена из источников, заслуживающих доверия.

 

ну как "какую"? Что-то вроде STDLIB

 

 

Стандартные библиотеки - они же все маленькие...

И их читать приходится только чтобы осознать тонкости.

Share this post


Link to post
Share on other sites
Я Верилог по крайней мере читаю. Плююсь.

Я VHDL тоже читаю :) Приходится. На форуме достаточное количество попадается. Плеваться не плююсь, просто, если не нахожу ничего интересного, выхожу из темы.

Share this post


Link to post
Share on other sites
Я VHDL тоже читаю :) Приходится. На форуме достаточное количество попадается. Плеваться не плююсь, просто, если не нахожу ничего интересного, закрываю тему.

 

Кстати, неоднократно писал, что многие учебники по VHDL слишком примитивны. Поэтому плохого низкоуровневого кода, действительно, много. В котором счетчик от нуля до пяти может быть реализован через битовые вектора.

 

Как между Pascal и C была война, и победил, как я понимаю, C.

 

Победил С++. НО и он уже тоже отмирает во многих областях, заменяясь более современными языками.

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this