Jump to content

    
Sign in to follow this  
superdetka

Задержки двух синхросигналов

Recommended Posts

Здравствуйте!

 

Есть 2 платы, на одной находится ПЛИС Xilinx, на другой микросхема радиочастотного трансивера(есть рисунок). С ПЛИС нужно подавать синхросигнал 80 МГц на АЦП трансивера и ещё один на ЦАП такой же частоты или в 2 раза меньшей. А так же данные. Все это будет передаваться через переходную плату, так как разные разъемы у тех двух плат. Какого допустимое рассогласование двух этих синхросигналов? Будет ли критичным для трансивера это? Чтобы уменьшить сдвиг фаз между ними, я их вывожу из одного банка ПЛИС. При создании переходной платы стоит вопрос делать ее четырехслойной(следовательно все дорожки прямые и равны между собой, но дороже), или двухслойной(дорожки будут разной длины из за разводки, но дешевле). Скажется на чем нибудь разность в длине проводников(не только для синхросигналов, и для данных) на частоте 80 МГц? Длина переходной платы ну сантиметров 10. Какова в среднем задержка сигнала на проводнике , 6 нс на метр?

 

Буду рад любому совету!

Спасибо!

 

post-61528-1300823814_thumb.jpg

Share this post


Link to post
Share on other sites
Есть 2 платы, на одной находится ПЛИС Xilinx, на другой микросхема радиочастотного трансивера(есть рисунок). С ПЛИС нужно подавать синхросигнал 80 МГц на АЦП трансивера и ещё один на ЦАП такой же частоты или в 2 раза меньшей.

Одно то, что вы собираетесь подавать 80 МГц клок с ПЛИС на АЦП да еще через разъемы - это уже очень плохо.

Share this post


Link to post
Share on other sites
Одно то, что вы собираетесь подавать 80 МГц клок с ПЛИС на АЦП да еще через разъемы - это уже очень плохо.

 

Разъемы для высокоскоростной передачи FMC и QSS

Share this post


Link to post
Share on other sites

Приветствую!

 

Ну судя по диаграмме трансивера соблюдать какие либо соотношения между Rx и TX синхроимпульсами не нужно - вроде абсолютно независимые каналы.

Желательно только обеспечить одинаковые времена внутри TxData и соответственно RxData. Но и это не обязательно так как можно выровнять внутри FPGA (конечно если вы не используете совсем древние семейства XILINX, какие FPGA используете?).

А вот подавать clk из FPGA для ADC/DAC все же плохая идея."Грязный" он. Лучше поставить соответствующий генератор(ы) на плате с трансивером, и оттуда тянуть clk в FPGA. Тем более для этого и выход в трансивере соответствующий есть RxClkOut.

 

Успехов! Rob.

 

 

 

 

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this