[grujic 0]

For high frequency chip design a good extractor is a must.

There are many of these on the market, but I've heard that Columbus is mostly used for MMIC design.

[aht 0]

А разве логический синтезатор может выдать результаты реального чипа ? Охота получить результаты именно для реальной конструкции чипа.

В принципе, да, может.

 

Например, в том же DC у Synopsys используются режим topographical, в котором создаётся предварительное размещение и, следовательно, используются реальные задержки, а не WLM.

Кроме того, используется SPG (Physical Guidance) flow. Всё это обеспечивает неплохую корреляцию с ICC.

 

Не знаю, как у RC, не работал, но подозреваю, что примерно то же самое.

[Chudik 0]

Попробовал найти на FTP Synopsys DC. Там куча директорий, но ни одного названия, похожего на Design Compiler. Он как-то по-другому называется? Как?

И можно ли его поставить на Ubuntu?

[oratie 0]

Да, называются по другому:

pub/EDA/_Synopsys_/syn_*

[honinbo 1]

И можно ли его поставить на Ubuntu?

Можно.

[yes 5]

В принципе, да, может.

на практике не может. это в любом случае модель, предположение

 

его можно улучшить "засосав" некую информацию от бэкенда, но все-равно будет предположение

 

предполагается, что оно более точное чем у wireload модели. у каденсовского синтеза есть другой алгоритм, они утверждают, что он точнее, но никакой "топологии" в его описаниях не упоминается

 

реальную (хотя тоже для достаточно абстрактной модели, с большим количеством условностей) можно получить специальными тулзами (официально очень и очень дорогостоящими)

 

[aht 0]

на практике не может. это в любом случае модель, предположение

Разница между предположением и практикой определяется в данном случае статистическим путём.

Вот, например, разница между результатами логического и физического синтеза в графическом:

 

и в числовом виде:

 

До 5% (для SPG) разницы - достаточно неплохой показатель, как мне кажется.

[zzzzzzzz 0]

В Синопсисе трассировать не пришлось - остановило заявление авторитетных людей, что для использования топографического режима (в котором вся прелесть) нужно и либу иметь во внутреннем формате синопсиса. А они обычно подаются в gds или oa и не привязаны. И нужен качественный plib как минимум. Кто-то подтвердит\опровергнет? Рисовать\адаптировать же свою либу - дело хлопотное, не для всякого проекта приемлемо ни по срокам, ни по стоимости.

[oratie 0]

Синопсису для топо режима, помимо обычных синопсис библиотек .lib/.db, требуется описание топологии ячеек в Milkyway формате (собственный синопсисовский формат). Этот Milkyway довольно легко делается из LEF (получается Milkyway FRAM - фантом/абстракт для трассировщика) и из GDS (получается Milkyway CEL - реальная начинка топологии).

 

.plib уже давно не используется - это было нужно для PhysicalCompiler, а он уже много лет как заменен IC Compilerом.

 

На своих проектах я получал довольно хорошую зависимость между topo синтезом в DC и последующим размещением/трассировкой в ICC.

[scorp 0]

Этот Milkyway довольно легко делается из LEF (получается Milkyway FRAM - фантом/абстракт для трассировщика) и из GDS (получается Milkyway CEL - реальная начинка топологии).

Каким софтом вы конвертируете LEF в формат Milkyway для топо? Нужно ли что-то ещё помимо LEF-библиотеки?

Известны ли Вам данные или собственные соображения на счёт зависимости между topo синтезом в DC и размещением/трассировкой в Саdenсе SOC Encounter?

[oratie 0]

Каким софтом вы конвертируете LEF в формат Milkyway для топо? Нужно ли что-то ещё помимо LEF-библиотеки?

 

Софт Синопсиса, так и называется Milkyway. Читает и LEF и DEF (если нужно). Ещё ждя Милкивэя нужен тех. файл .tf (в своем синопсисовском формате). Я не пробовал получить его из технологического LEF файла (можно ли это сделать, я не знаю).

 

Про корреляцию между DCtopo и SOCencounter ничего определенного сказать не могу. Но судя по документам/презентациям от Синопсиса, DCtopo очень сильно завязан нм ICcompiler, и если вместо ICC использовать third-party tool, то результаты могут сильно отличатся.

[Гость alex_tor]

Уважаемые Гуру асикостроения, посоветуйте софт по теме. Интерес - чисто ознакомительный, но охота пощупать именно живой софт, на котором можно было бы сделать какой-нибудь небольшой но реальный проект, посмотреть времянки, оценить потребление, макс. частоту и т.д., подозреваю, что в таком софте все эти параметры максимально приближены к реалии, и на них можно опираться. Понятно что софтов много, поэтому если не сложно, хотелось бы от Вас услышать плюсы/минусы софта, доступность библиотек, и т.д. и главное на каких фабах можно реализовать поекты, созданные на том или ином софте.

И еще вопрос, если ответ деликатный - то пожалуйста в личку: где бы взять софт с лицензией, "поносить" :)

 

Заранее всем благодарен!

 

Вставлю свои пять копеек, так сказать из практики...

При условии что Вы имеете ввиду проектирование цифрового ASIC посоветую такое:

 

1) "посмотреть времянки" - нет разницы с FPGA. RTL он и в африке RTL...

Mentor Model Sim - идёт безплатно к вебпакам, Xilinx ISE напр.

Cadence NC-Sim.

 

2) Синтез.... Ну, если FPGA тул съел, то можна и на ASIC тул перейти.

Трудностей в освоении этих тулзов нет. Можна освоить по User Guide.

Cadence RC Compiler, Synopsys DC.

 

Cadence лутше тем, что позволяет не чисто синхронные схемы делать, а Synopsys нет.

 

3) Внедрение DFT (Design For Test) - RC Compiler.

Можна освоить по User Guide.

 

4) Floorplane, Place & Rout - Cadence SoC Encounter.

Чисто синхронный простой учебный проект может и можно по User Guide осилить....

А вот реальный, после 2-х лет активного использования - всё есчё на й...т...м.

Без поддержки Cadence и старших товарисчей - врядли.

 

5) " оценить потребление, макс. частоту и т.д" - Cadence SoC Encounter.

вот только без библиотек сделанных под конкретный тул ничего не получится.....

 

6) ATPG (automatic Test Pattern Generation) - тест вектора для производства.

Это делает производитель FPGA, а тут прийдётся самому.

Cadence Test Encounter, TetraMax - Без поддержки производителя тулзы и старших товарисчей - врядли освоится.

 

Вцелом - ASIC кухня начинается с DFT , Floorplane, Place, Rout и ATPG.

Изучать эти тулзы самому - всё равно что изучать хирургию без наставника - врядли кто-то под Ваш нож лечь захочет.....

 

 

 

 

 

 

[scorp 0]

Cadence лутше тем, что позволяет не чисто синхронные схемы делать, а Synopsys нет.

А можно пояснить этот момент поподробнее? Чего такого умеет Cadence RC чего не умеет Synopsys? Разве для синтезатора имеет значение синхронная схема или нет?

[topor_topor 0]

А можно пояснить этот момент поподробнее? Чего такого умеет Cadence RC чего не умеет Synopsys? Разве для синтезатора имеет значение синхронная схема или нет?

 

1) "азве для синтезатора имеет значение синхронная схема или нет?" - не имеет значения, т.е. для синтезатора любая схема выглядит чисто синхронной (даже асинхронный RS на 2-х гейтах).

2) Чтобы асинхронная схема работала правильно, нужно соблюсти величины задержек в разных частях.

Эти задержки имплементируються на этапе SP&R, т.е. после синтеза.

Для этого в Cadence Encounter намного больше гибкости (больше опций).

[madgarry 0]

Как Вы думаете, стоит ли рассматривать вопрос синтеза ASIC с помощью Leonardo Spectrum как серьезный?

Предположим речь идет о проекте 1 миллион эквивлентных вентилей по технологии, например, TSMC 90nm.

Основная рабочая частота 100..200МГц.