[DevL 0]

вообщем симуляция leon3 с довольно простой программой, получается следующая разница modelsim VS ncsim

time ncsim testbench 

real    77m20.518s
user    77m19.384s
sys    0m0.286s

29219673 ns

 

против

 

time vsim testbench -do ../../bin/runvsim.do -c
real    30m28.416s
user    29m43.926s
sys    0m0.250s

29219673 ns

 

те modelsim в хорошие 2раза быстрее ncsim - разницы в результатах пока не нашел.

 

не уверен что это уж ожидаемый результат, особенно в случае ncsim...

 

что то ни modelsim ни ncsim - не грузят все ядра моей PC - неужели все так печально ?

[DevL 0]

кстати - почему то modelsim не хочет выходить по quit из .do файла:

запуск

vsim testbench -do ../../bin/runvsim_my.do -c

 

останавливается в paused , надо - что бы завершил работу

# Stopped at testbench.vhd line 414

# Simulation Breakpoint: Break in Process iuerr at testbench.vhd line 414

# MACRO ./../../bin/runvsim_my.do PAUSED at line 1

VSIM(paused)>

 

runsim_my.do содержит просто run -all ; quit

 

идеи ?

[vitus_strom 0]

quit -sim но после останова или break'а

[DevL 0]

quit -sim но после останова или break'а

 

не помогает

 

 

[yes 5]

а какие опции элаборации?

vsim вроде как vopt по умолчанию, а nc нужно прописать чего-то

ну и да - VHDL у каденсов всегда плохо было, дойдите до нетлиста - тогда интереснее сравнивать

 

[DevL 0]

а какие опции элаборации?

vsim вроде как vopt по умолчанию, а nc нужно прописать чего-то

ну и да - VHDL у каденсов всегда плохо было, дойдите до нетлиста - тогда интереснее сравнивать

 

не понял про элаборацию

 

какие прогнозы будут насчет нетлиста?

 

обязательно сделаю - надо только с настройкой synplif y на Linux разобраться...не хочет работать...

[yes 5]

не понял про элаборацию

 

какие прогнозы будут насчет нетлиста?

 

обязательно сделаю - надо только с настройкой synplif y на Linux разобраться...не хочет работать...

 

элаборация - опции оптимизации, ну там -access, касательно NTC и т.п. - то есть насколько позволительно соптимизировать код в ущерб его дебажебильности

 

про нетлист - у меня получилось, что быстрее всех vcs, потом nc. квеста медленнее всех (отчет в форум писал)

 

это по-моему напрямую связано с размером данных исполняемого снапшота - ну типа у vcs 2Гб, у nc 8Гб и у квесты 16Гб (то есть даже если в своп не лазить, то все-равно основные тормоза в памяти)

если FPGA, то вряд ли снапшот будет большой, поэтому может и не так

 

про синплифай+линукс не знаю - самому интересно (но не сильно :), имхо проще отдельно виндовую машинку поставить)

 

 

[DevL 0]

элаборация - опции оптимизации, ну там -access, касательно NTC и т.п. - то есть насколько позволительно соптимизировать код в ущерб его дебажебильности

 

про нетлист - у меня получилось, что быстрее всех vcs, потом nc. квеста медленнее всех (отчет в форум писал)

 

это по-моему напрямую связано с размером данных исполняемого снапшота - ну типа у vcs 2Гб, у nc 8Гб и у квесты 16Гб (то есть даже если в своп не лазить, то все-равно основные тормоза в памяти)

если FPGA, то вряд ли снапшот будет большой, поэтому может и не так

 

про синплифай+линукс не знаю - самому интересно (но не сильно :), имхо проще отдельно виндовую машинку поставить)

 

угу, видел сравнения :) - неплохо

 

я с линух уже разобрался - все работает :)

 

кстати - мы говорим о gate way netlist или mapped netlist?

 

vcs - не знаю, стоит ли ставить....

 

PS надо еще разобраться почему modelsim mapped netlist ну не осиливает ( часов 10 что то делает но не видно деталей - еще разбираюсь ) , если не generic а для altera.... или просто уже долго ....

[yes 5]

кстати - мы говорим о gate way netlist или mapped netlist?

 

я не понимаю этой терминологии.

есть нетлист и к нему есть SDF, чем больше детализация (что в АЗИКе что в ПЛИС) тем в этом SDF-е меньше 0 и больше реальных значений

то есть симулятору без разницы с какого уровня нетлисты,

на самом деле для АЗИКа и нетлист меняется - в него буфера добавляются и т.п. и после синтеза, а как в ПЛИС это устроено - не интересовался - думаю, чтобы скрыть структуру все fabric мультиплексоры и буфера они добавляют как задержки в sdf,

а нетлист не меняют

 

тесты, которые я делал помоему с реальным (sign-off) нетлистом для wc corner-а (а может и просто после синтеза в DC, без всяких паразитов и т.п. - уже не помню)

для FPGA наверно имеет смысл сравнивать последние P&R нетлисты - в них больше всего "объектов" для симулятора

 

[DevL 0]

я не понимаю этой терминологии.

есть нетлист и к нему есть SDF, чем больше детализация (что в АЗИКе что в ПЛИС) тем в этом SDF-е меньше 0 и больше реальных значений

то есть симулятору без разницы с какого уровня нетлисты,

на самом деле для АЗИКа и нетлист меняется - в него буфера добавляются и т.п. и после синтеза, а как в ПЛИС это устроено - не интересовался - думаю, чтобы скрыть структуру все fabric мультиплексоры и буфера они добавляют как задержки в sdf,

а нетлист не меняют

 

тесты, которые я делал помоему с реальным (sign-off) нетлистом для wc corner-а (а может и просто после синтеза в DC, без всяких паразитов и т.п. - уже не помню)

для FPGA наверно имеет смысл сравнивать последние P&R нетлисты - в них больше всего "объектов" для симулятора

 

тут один из интересов - именно разобраться в терминологии ибо встречается часто :)

 

далее - симулятору надо разные testbench для разных netlist или ?

[avers 0]

По личному опыту могу сказать что разницы в скорости моделирования между Modelsim и NcSim нет, при дефолтных настройках симуляторов.

Имею богатый опыт симуляции и тестирования mixed language (SystemC + Verilog).

[dvladim 0]

По личному опыту могу сказать что разницы в скорости моделирования между Modelsim и NcSim нет, при дефолтных настройках симуляторов.

Моделировали RTL или нетлисты?

[avers 0]

Моделировали RTL или нетлисты?

И то и другое.