Перейти к содержанию
    

Синтезаторы частот. От концепции к продукту.

7 часов назад, Vitaly_K сказал:

Если в нём применить 8-ой или выше порядок, то коэффициенты деления будут меняться в диапазоне сотен единиц.

Причем здесь порядок и диапазон коэффициентов деления? В приведенном примере осуществляется амплитудная модуляция, не имеющая отношения ни к каким примерам. Причем модуляция однобитовая, а порядок 8-ой. Количество коэффициентов деления обычно берут столько, чтобы рекурсивный фильтр был устойчив.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

On 3/4/2020 at 10:06 AM, Chenakin said:

Победите. Если 100 наносек переплюните.

Правильно ли я понимаю, что http://www.ni-microwavecomponents.com/datasheets/DS_FSW-0010_0020.pdf это Ваше детище?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

5 hours ago, rloc said:

Причем здесь порядок и диапазон коэффициентов деления? В приведенном примере осуществляется амплитудная модуляция, не имеющая отношения ни к каким примерам. Причем модуляция однобитовая, а порядок 8-ой. Количество коэффициентов деления обычно берут столько, чтобы рекурсивный фильтр был устойчив.

 

Нечто интересное, но непонятное. Можете изобразить структуру синтезатора с использованием этой идеи?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

9 часов назад, APEHDATOP сказал:

Правильно ли я понимаю, что http://www.ni-microwavecomponents.com/datasheets/DS_FSW-0010_0020.pdf это Ваше детище?

Да. Хотя это все уже преданья старины глубокой – почти 15 лет прошло, как-никак. Вот ещё пару “детищ” на туже тему (из того, что я могу здесь привести):

 

DS_FSL-0020.pdf

MLVS-20.pdf

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

1 hour ago, Chenakin said:

Да. Хотя это все уже преданья старины глубокой – почти 15 лет прошло, как-никак. Вот ещё пару “детищ” на туже тему (из того, что я могу здесь привести):

 

DS_FSL-0020.pdf

MLVS-20.pdf

:mda: (многовато (долговато) будет )

Я так понимаю 100нс (ну или хотя бы 500нс) как раз и не разрешают?  :hunter:

Чёрт с ним с ДСМ....может быть всё-таки получится, хотя бы с шагом 2 МГц, но с нормальным временем (500нс) на доступных AD, без DDS? Поделитесь идеей :big_boss:

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

40 минут назад, APEHDATOP сказал:

Чёрт с ним с ДСМ....может быть всё-таки получится, хотя бы с шагом 2 МГц, но с нормальным временем (500нс) на доступных AD, без DDS? Поделитесь идеей :big_boss:

Смотря, как считать. Если только всё отбросить и рассматривать чисто физическое установление частоты (да ещё, если не с любой на любую), то можно, как бы, это все представить. А реально… У Вас будет стоять входной интерфейс (видимо параллельный) всего устройства, потом FPGA, пересчитывающий параллельный код в команды SPI для программирования отдельных микросхем, потом прокачка SPI, потом сама ФАПЧ, потом индикатор захвата. Сомнительно, что всё вместе это уложится в 500 нсек. Это задача для прямого синтеза. Ну, или я бы посмотрел в сторону пинг-понга.

Кстати, Вы не указали требования по шумам и точности установки частоты.   

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

10 hours ago, Chenakin said:

Кстати, Вы не указали требования по шумам и точности установки частоты.

Да требования те же: полку  на минус105 - 110 (как получится) и ближние отстройки не ухудшить 20logN от 317-го мориона, точность хотя бы 50 Гц.

Дело то в чём. Для того чтобы купили хотя бы evaluation board необходимо доказать состоятельность (вменяемость) закупки (моделированием, расчётом - чем угодно). К большому сожалению ADISim PLL весьма ограниченная считалка (с ограниченной базой). А про DDS вообще молчу. Так что хотят конфетку из говна и палок :acute:

А какой у Вас подход (может быть был раньше, ведь теперь доказывают Вам :hi:)? Понятно что математика - единственно верная штука(царица наук), но хотелось бы в столь сложных вещах приблизиться к реальности (практике), что-нибудь попроще (моделирование). Ведь аргументация моделью в ADISim PLL - конструктивна??? :rtfm: Или ..... :slow:

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

3 hours ago, APEHDATOP said:

А какой у Вас подход (может быть был раньше, ведь теперь доказывают Вам :hi:)? Понятно что математика - единственно верная штука(царица наук), но хотелось бы в столь сложных вещах приблизиться к реальности (практике), что-нибудь попроще (моделирование). Ведь аргументация моделью в ADISim PLL - конструктивна??? :rtfm: Или ..... :slow:

Уважаемый Арендатор. Что-то я не увидел ответ, на принципиальный вопрос: последовательное изменение частоты или произвольное.
Сейчас вы требуете готовое решение вашей задачи. Его вам может дать только добрый человек, уже решивший эту проблему. И да, к сожалению, судя по постам сами вы не решите эту задачу, если не смотреть в сторону пинг-понга :)
Если вам нужна фактура, вот данные по одно поделке:

Целочисленный синтезатор 10-20 ГГц, петлевой фильтр на вашем ОУ AD8065 (C=1 нФ, R=680 Ом), фазовый детектор НМС439.
Время переключения не вытягивалось, надо было не более 100 мкс, главное SFDR не более -90, лучше -100 дБ.
Вот сохраненные картинки. Первая - переключение с 10 до 20 ГГц. Вторая с 10 до 15 ГГц. Третья фазовый шум на 10 ГГц, чтоб посмотрели полосу фильтра, частота сравнения 100 мгц.
На картинке внешний сигнал LOCK и управляющее напряжение ГУНа.
Время отклика детектора захвата 1 мкс, теоретически можно уменьшить до 0,5 мкс. Если шаг меньше 1 ГГц, то вроде там получалось 0,5-1 мкс, но картинок к сожалению нет, поэтому это не точно.
Если фантазировать, как вам можно использовать это. В качестве опоры использовать DDS для мелкого шага. DDS лучше с профилями (для быстрого переключения). В AD9912 профилей нет, есть в AD9915, но он вроде лицензионный в России. Вроде профили есть еще в AD9910. С SFDR при этом печалька, все шпоры DDS будут умножаться в петле.

1_10_20.jpg

2_10_15.jpg

10ghz.png

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

56 minutes ago, seven7 said:

Что-то я не увидел ответ, на принципиальный вопрос: последовательное изменение частоты или произвольное.

Уважаемый seven7, прошу прощения за задержку (delay) :hi:Последовательное изменение частоты с шагом 2 МГц

 

58 minutes ago, seven7 said:

Сейчас вы требуете готовое решение вашей задачи.

Ни в коем случае:acute: Просто спрашиваю (в требовательной интонации :don-t_mention:)

 

59 minutes ago, seven7 said:

Его вам может дать только добрый человек, уже решивший эту проблему

Я в это искренне верю :good:(и в добрых людей и в добро)

1 hour ago, seven7 said:

И да, к сожалению, судя по постам сами вы не решите эту задачу, если не смотреть в сторону пинг-понга :)

Это я понял. Непонятно как это промоделировать и результаты моделирования взять за основу разработки. AWR (MWO VSS), ADS, Genesys, SystemVue или др.

1 hour ago, seven7 said:

Если вам нужна фактура, вот данные по одно поделке:

Низкий поклон и огромное человеческое спасибо - постараюсь разобраться

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Итого имеем:

1. На микросхеме ADF41513 можно получить минимальный шаг по частоте в целочисленном режиме 4 МГц с внешним прескалером на 8 ADF5002 при частоте сравнения ЧФД 500кГц. Максимальный фильтр при этом получается 150 кГц. Полка фазовых шумов ЧФД=-FOM+10logFср+20logN. Время перестройки частоты больше 100мкс.

 

9.jpg

10.jpg

Результат неудовлетворительный. Целочисленный режим отпадает.

Вариант с ДСМ в петле имеет право на жизнь, в случае увеличения частоты сравнения ЧФД и тактовой частоты ДСМ (пик ФШ упалзёт на дальние отстройки за 100 МГц при частоте сравнения 200 МГц). При частоте сравнения 100 МГц - портит ФШ. Да и  такой мелкий шаг по частоте особо не нужен (если только для метрологии). Следовательно пока тоже отпадает.

И как следствие я прихожу к выводу, что многие уважаемые специалисты здесь озвучивали: DDS в опоре!!!

Спасибо всем за помощь и наставления!!!

Забыл ещё одно. В книге А.Ченакина на стр.163. Multiloop=ping pong

On 3/6/2020 at 4:52 PM, rloc said:

Мое представление о быстром однопетлевом ФАПЧ примерно такое, по опыту работы с ЦАП и ДСМ:

 

1810905694_SyntFastPLL1us.thumb.png.b56436a4825998f11b391b1b7a286be4.png

Это бесценно, для всего остального есть Mastercard :good2:

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

В 12.03.2020 в 12:32, APEHDATOP сказал:

 

И как следствие я прихожу к выводу, что многие уважаемые специалисты здесь озвучивали: DDS в опоре!!!

И опять Вы торопитесь. “Уважаемые” люди говорили:

image.png

В 02.03.2020 в 17:22, Cach сказал:

я бы порекомендовал посмотреть в сторону DDS (c параллельным интерфейсом) в качестве опоры для ФАПЧ. Но здесь будут спуры с большим уровнем в петле. Какие у вас требования к уровню спуров?

Вы не озвучили требования по ПСС. И опять, скорее всего, это не даст Вам возможности просто использовать DDS в опоре (или кольце ФАПЧ – кому, как нравится). ПСС улетит в небеса.

В 12.03.2020 в 12:32, APEHDATOP сказал:

Забыл ещё одно. В книге А.Ченакина на стр.163. Multiloop=ping pong

Это для меня откровение. Multiloop – это никак не пинг-понг. Пинг-понг (по сути) - это два независимых синтезатора. Тут используется предположение, что время обработки информации (т.е. когда частота стоит и не переключается) намного больше времени переключения между соседними частотами. Т.е. Вы берете частоту с первого синтезатора и делаете все преобразования, измерения и т.д. В это время второй синтезатор тихонечко себе переключается на след. частоту. Когда измерения все выполнены, Вы переключателем за наносекунды переключаетесь на второй синтезатор (где частота уже установлена), и процесс повторяется.

Если же время измерения уменьшается, то Вам потребуется больше синтезаторов/переключений, в асимптоте переходя на бесконечное число синтезаторов или же (количество переходит в качество!) - один синтезатор с бесконечно малым временем переключения (т.е. DA и то, в идеале).

Вывод – не шутите с наносекундами :):):)  

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

On 3/12/2020 at 11:32 PM, APEHDATOP said:

И как следствие я прихожу к выводу, что многие уважаемые специалисты здесь озвучивали: DDS в опоре!!!

DDS в опоре - это, скорей, просто как один из вариантов для обсуждения.

Предложенный вариант мне совсем не нравится: широкий диапазон перестройки DDS в котором включены особые точки (например 1000/3=333 МГц и т.д.). Цифровая обработка немного поможет, но чуда не совершит.
Какие меры могут помочь:

1) Повысить тактовую, частичная полумера.
2) Сейчас допустимые коэффициенты в петле 8*N, если бы было N (UXN40M7K) это значительно уменьшило бы перестройку DDS с возможностью выбора "хорошего" диапазона. Да, это дорогое решение, потянет ли ваш бюджет, но просто. Еще плюс, что с увеличением частоты можно получить частоты с несколькими вариантами (одну частоту получить с разными N)

3) Еще как вариант можно менять тактовую DDS. Да, это надо делать быстро. На вскидку 1ГГцх5=5ГГц и делитель HMC705. Тактовая получается 5000МГц/K, где К=2,3,4,5. Да тут есть вопросы, надо восстанавливать скважность для DDS, возможно, мощность корректировать. Или другой лучший делитель использовать. В общем в этом варианте накапливаются технические сложности, которые уменьшают привлекательность этого решения. При этом эффективность лучше, чем больше простых чисел в делителе, а тут их мало. Скорей это опять вопрос бюджета.
4) Просто упомяну, что существует вариант переносить вверх частоту DDS и поделить. Учитывая пункт 2 с малой пересторойкой, это возможно.
Это то что на поверхности.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

18 минут назад, seven7 сказал:

Предложенный вариант мне совсем не нравится: широкий диапазон перестройки DDS в котором включены особые точки (например 1000/3=333 МГц и т.д.). Цифровая обработка немного поможет, но чуда не совершит.

От 20дБ до 50дБ выигрыш даст, нижняя граница - по спурам малой кратности, верхняя - по спурам высокой кратности. Во многих случаях этого вполне достаточно, чтобы не использовать сложные комбинационные схемы, и повысить быстродействие.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Just now, rloc said:

От 20дБ до 50дБ выигрыш даст, нижняя граница - по спурам малой кратности, верхняя - по спурам высокой кратности. Во многих случаях этого вполне достаточно, чтобы не использовать сложные комбинационные схемы, и повысить быстродействие.

Спорить не буду, т.к. практики не имел. Итого по даташит на LTC2000A при 200 МГц SFDR 74 дБ, пусть получаем на 20 дБ улучшение, получается SFDR по выходу 74+20-40=54 дБ.
Вас Арендатор это устроит?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

42 минуты назад, seven7 сказал:

SFDR 74 дБ

В эту цифру включены 2-я и 3-я гармоники. И выбрать диапазон, куда спуры низкой кратности не попадают, что вполне реально.

LTC2000A хорош по линейности, чего не скажешь про шумы, но в данном случае вроде они не на первом месте.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...