[khach 33]

Коллеги, подскажите пожалуйста архитектуру синтезатора на одну частоту. Надо получить сигнал на частоте 4231.4205МГц+/- 10гц. В наличии только опорная частота 25 МГц.

Проблема в том, что существующие однокристальные синтезаторы с сигма-дельтой не обспечивают необходимой точности установки частоты при приемлимых ФШ.

Какой путь лучше выбрать- городить двухпетлевой синтезатор или применить ДДС для формирования мелкого шага? Проблема еще в том, что желательно упихнуть все это в модуль 5х5 см.

 

 

[VCO 0]

Коллеги, подскажите пожалуйста архитектуру синтезатора на одну частоту. Надо получить сигнал на частоте 4231.4205МГц+/- 10гц. В наличии только опорная частота 25 МГц.

...

Какой путь лучше выбрать- городить двухпетлевой синтезатор или применить ДДС для формирования мелкого шага? Проблема еще в том, что желательно упихнуть все это в модуль 5х5 см.

Ну и угораздило же Вас ;) Ни то, ни другое не вижу смысла городить. Поищите CRO с как можно более близкой частотой, подточите до вашей частоты и заФАПЧуйте дробночисленником в узкой полосе внутрипетлевого фильтра. CRO выбирайте из 5-Вольтовых - проще будет с внутрипетлевым фильтром.

 

У Mini-Circuits хорошо вписывается ROS-4415-119+, но устроят ли такие ФШ - сами решайте.

 

Такую экзотику, как CRO от Z-comm долго ждать, но она того стОит. Делал как-то опору на их CRO на 4500 МГц, получилось недурно для начинающего.

[khach 33]

Ну и угораздило же Вас ;)

Поищите CRO с как можно более близкой частотой, подточите до вашей частоты и заФАПЧуйте дробночисленником в узкой полосе внутрипетлевого фильтра.

Такую экзотику, как CRO от Z-comm долго ждать, но она того стОит. Делал как-то опору на их CRO на 4500 МГц, получилось недурно для начинающего.

Ок, пропробую по этому рецепту. Вообще то это генератор подставки для следящего генератора к анализатору спектра адвантеста. В приборе эта частота формируется как 3810+400+21.4205.

Первое это ДРО фапчеваный, вторе- опора учетверенная, третье- ПЧ.

При этом точное значение 21.4205 зависит от скорости свипа анализатора, т.е его надо подстраивать, но все равно надо потом привязать к опорной частоте. Иначе результаты измерений с таким traking generator получаются слишком шумные. В качестве такого генератора неплохо справлялся R&S SMB100, с субгерцовой точностью установки частоты. Тут такая точность не требуется, достаточно дестяков или сотен герц, но често говоря логики подстройки частоты от скорости свипа я пока не понял, такой впечатление, что в петле анализатора спектра есть какое- то отставание по частоте, и частоты следящего генератора должны быть чуть " впереди" относительно текущей частоты развертки.

 

 

[VCO 0]

Первое это ДРО фапчеваный, вторе- опора учетверенная, третье- ПЧ.

Можно и ДРО, да только в размеры 5x5 см не так просто будет влезть.

[khach 33]

Можно и ДРО, да только в размеры 5x5 см не так просто будет влезть.

CRO на 4 ГГц с малой добротностью уже выходит, возможно проще умножить на 2 будет на выходе. Но сейчас проблема не в генераторе, а в получении минимального шага дробного синтезатора.

Где нибудь есть сводная таблица по минимальным шагам перестройки дробников?

А то прийдется кик тут делать http://www.analog.com/en/design-center/ref...lab/cn0369.html

Вот надо же было выдумать термин "translation loop" для петли с переносом частоты.

 

[VCO 0]

CRO на 4 ГГц с малой добротностью уже выходит, возможно проще умножить на 2 будет на выходе. Но сейчас проблема не в генераторе, а в получении минимального шага дробного синтезатора.

А если перестраивать не CRO, а его опору, VCXO, например.

[khach 33]

А если перестраивать не CRO, а его опору, VCXO, например.

А это уже двухпетлевой синтез получается, но в таком режиме даже ADF4351 прекрасно работала. Тогда в качестве первой петли просится LMX2330 c каким нибудь VCXO или ПАВ, а его вторую петлю использовать как предделитель для опоры ADF4351

[VCO 0]

А это уже двухпетлевой синтез получается, но в таком режиме даже ADF4351 прекрасно работала.

Я имел в виду подстройку VCXO с помощью ЦАПа. Один раз делал такое - повторяемость от -40 до +85 была изумительная.

[Anton52 0]

А что мешает выбрать более подходящий ГУН, коих сейчас у Mini-Circuits, Z-Communication и Synergy не меряно?

Вы же при этом и ФШ оптимизируете. Заодно можо вообще от операционника избавиться, если ГУН выбрать 5-Вольтовый и ниже.

Например относительно высокая выходная частота, выше 10ГГц, где подходящих ГУНов почти нет и нежелание использовать умножение. Намного проще что-то добавить на низких частотах, чем городить сложную СВЧ часть. Свой ГУН желания делать нет и закладывать изделие одного производителя без возможных аналогов - плохая идея.

Поэтому и возник вопрос - можно ли в петлю добавить какое-то фиксированное напряжение, например напряжение после фильтра петли с выхода CP подать на схему аналогового сумматора с фиксированным напряжением. Что в этом случае будет с шумами? Удастся ли получить, допустим -120дБн/Гц? Беглый поиск по интернету дал только картинку в одной из презентаций где заводят сигнал с DAC. Может не по тому запросу искал или это просто не работает и не надо тратить время?

 

khach Микросхема, наподобие ADF4159/4169 не подходит? Заявляют что Fres=Fpfd/2^25, стр.11. При частоте сравнения 50МГц ФШ -100, разрешение по частоте 1,5Гц. Может есть еще что-то похожее у других производителей из относительно новых разработок.

[Vitaly_K 0]

Ещё раз вернёмся к идее PDS синтезатора. Напомню, что главная проблема там – как просумировать выходы парциальных детекторов, переключаемых двумя последовательностями импульсов: опорными и сигнальными, полученными в соответствующих фазорасщепителях (распределителях импульсов). Для наиболее точного суммирования необходим ЦАП. Но не обычный, стандартный, а способный работать при тактировании одновременно двумя разными сигналами. Он должен быть сегментированным по числу парциальных детекторов, чтобы одна из названных последовательностей записывала в сегменты «единицы», а другая их стирала. В таком варианте каждый сегмент ЦАП служит парциальным детектором. При серьёзной разработке микросхемы PDS такой ЦАП должен находиться внутри микросхемы, а не за её пределами, чтобы избежать потери его точности из-за временных и амплитудных неточностей, возникающих на довольно длинных и неодинаковой длины проводниках, соединяющих ЦАП с микросхемой (или с ПЛИС, если чисто цифровая схема выполнена там). Но, к сожалению, желающих заняться такой разработкой не нашлось.

Вопрос к специалистам по ЦАПам, в которых сам я плохо разбираюсь. Существуют ли такие FPGA, в которых можно было бы вместе с чисто цифровой частью выполнить также и ЦАП с описанным выше алгоритмом работы?

 

 

[Electrovoicer 0]

Ещё раз вернёмся к идее PDS синтезатора. Напомню, что главная проблема там – как просумировать выходы парциальных детекторов, переключаемых двумя последовательностями импульсов: опорными и сигнальными, полученными в соответствующих фазорасщепителях (распределителях импульсов). Для наиболее точного суммирования необходим ЦАП. Но не обычный, стандартный, а способный работать при тактировании одновременно двумя разными сигналами. Он должен быть сегментированным по числу парциальных детекторов, чтобы одна из названных последовательностей записывала в сегменты «единицы», а другая их стирала. В таком варианте каждый сегмент ЦАП служит парциальным детектором. При серьёзной разработке микросхемы PDS такой ЦАП должен находиться внутри микросхемы, а не за её пределами, чтобы избежать потери его точности из-за временных и амплитудных неточностей, возникающих на довольно длинных и неодинаковой длины проводниках, соединяющих ЦАП с микросхемой (или с ПЛИС, если чисто цифровая схема выполнена там). Но, к сожалению, желающих заняться такой разработкой не нашлось.

Вопрос к специалистам по ЦАПам, в которых сам я плохо разбираюсь. Существуют ли такие FPGA, в которых можно было бы вместе с чисто цифровой частью выполнить также и ЦАП с описанным выше алгоритмом работы?

https://www.xilinx.com/products/silicon-dev.../soc/rfsoc.html

Это, по сути, единственный "доступный" SoC с RF ADC/DAC. Одним словом, осуществляются первые шаги.

[Шаманъ 0]

Тут такая штука получается, по графику для 9.5 МГц на 1 кГц и 10 кГц шумы равны 133 дБн и 143 дБн при умножении внутри на 100 МГц, для 160 МГц на выходе - 105 дБн и 111 дБн. Разница составляет 28 дБ и 32 дБ, а ожидается 20log(160/9.5)=24.5 дБ, неувязка. То ли измерения не корретно сделаны, то ли источники тактирования разные. Не должно быть такого.

Когда-то давно обсуждалось. Однако вопрос стал актуальным и я поэкспериментировал с внутренним умножителем AD9951. Интересно, что он по шумам у меня оказался прилично лучше, чем в датащите на картинках - судите сами согласно датащиту при тактировании 4*100МГц и выходной частоте 9.5МГц фазовый шум на отстройке 1кГц получился где-то -133дБн/Гц. У меня при тактировании 6*60МГц и выходной частоте 7МГц получился -142дБн/Гц. Притом в датащите измерялся фазовый шум, а у меня суммарный (амплитудный+фазовый). Вот такая картина:

 

А здесь зависимость шума от Ку встроенного умножителя (для Ку менее 6 шум оставался примерно на том же уровне, что и для Ку=6):

 

По результатам получилось, что могу обойтись встроенным умножителем, причем с неплохим запасом.

[Vitaly_K 0]

https://www.xilinx.com/products/silicon-dev.../soc/rfsoc.html

Это, по сути, единственный "доступный" SoC с RF ADC/DAC. Одним словом, осуществляются первые шаги.

Спасибо за ссылку. Но, похоже, это не то, что нужно. Нет там FPGA. Это отдельные, самостоятельные чипы ADC и DAC. А как этот DAC встроить в FPGA, где должна быть также остальная, чисто цифровая часть PDS – непонятно. Нет ни Verilog, ни VHDL кодов. Однако спасибо Вам, возможно, попытаюсь связаться с авторами.

 

[khach 33]

Читал сегодня статью Phase Noise and Jitter in Digital Electronics Enrico Rubiola

Был несколько удивлен тем, что старые микросхемы более медленные с худшими проектными нормами имеют меньший ФШ чем более современные. Особенно глава по DDS заставила задуматься. Похоже что древняя AD9854 предпочительнее по шумам чем AD99 серия, по крайне мере в оффсетных синтезаторах.

Может кто прокомментировать?

 

[Шаманъ 0]

А просветите как интерпретировать dBrad2/Hz?

 

Ага, вроде нашел: