[vpd 0]

Вот какой вопрос. У компонента нужно просверлить несколько отверстий в падстэке, и все это одна цепь. Как сделать так, чтобы в слое TOP это была одна большая КП, а во внутренних слоях и слое bottom были просто обычные кружки вокруг отверстий? Пока что сделал так, как показано на рисунке. Интересует центральный падстэк. Как видно из рисунка платы, в слое BOTTOM (он на рисунке красный) нет никаких КП вообще и вокруг них зазоров. То есть, при попытке изготовить такую плату будет просто КЗ на все внутренние слои.

 

PS: Несколько слов об элементе. Это фильтр фирмы MURATA, корпус 0603, у которого есть два малюсеньких отвода на землю посередине корпуса. MURATA рекомендует объединять их в одну КП и делать вокруг три сверления во внутренний слой земли, чтобы обеспечить наилучшие характеристики фильтрации помех. Раньше (в Layout) я руками ставил отверстия. Но, наверное, лучше их всё-таки прямо у футпринту прицепить, чтобы не забывать правильно ставить.

Изменено 23 ноября, 2010 пользователем Hoodwin

[Paul 0]

Разделить площадку на несколько не получится, это же один padstack! А то, что у Вас на BOT замыкание, так то смотрите на настройки проекта, shape, thermal/anti pad в padstack.

[vitan 2]

Вот, может, поможет. Правда, два отверстия только.

filters.rar

[vpd 0]

Посмотрел. Два вопроса.

1. Как туда добавить VIA и описать, что отверстие электрически связано с выводом?

2. Почему, если VIA двигаю, то соединение его с выводом не тянется за ним?

 

И еще. Хотелось бы тогда понять, какова методология создания компонента с тремя отверстиями? Одно дело падстэк с тремя отверстиями, другое дело библиотечный вариант fan-out. И какой вариант правильнее? А если это, скажем, не три отверстия, а 25 в thermal PAD?

[vitan 2]

описать, что отверстие электрически связано с выводом?

Отверстия электрически связываются с пином в процессе производства платы, т.к. они своими КП контачат с пином. Что еще нужно описывать и зачем?

 

 

[vpd 0]

так а может это ошибка? Как оно соображает, что именно это отверстие именно с этим выводом следует соединять и потом DRC делать? А если его поставить так, что оно два пина перекроет? например, у Layout Free VIAs должны иметь имя цепи, с которой они связаны, и по ним оно догадывается, как DRC проверять. Обычные отверстия имя цепи наследуют при создании, и менять его нельзя, но зато при их движении проводник тянется за КП отверстия. А тут ничего такого нет.

 

Вопрос по методологии остается открытым.

[vitan 2]

Ну да, давно это было, припоминаю, что DRC я в спешке завейвил. :)

Как совсем правильно - не знаю.

[Old1 0]

Посмотрел. Два вопроса.

1. Как туда добавить VIA и описать, что отверстие электрически связано с выводом?

2. Почему, если VIA двигаю, то соединение его с выводом не тянется за ним?

 

И еще. Хотелось бы тогда понять, какова методология создания компонента с тремя отверстиями? Одно дело падстэк с тремя отверстиями, другое дело библиотечный вариант fan-out. И какой вариант правильнее? А если это, скажем, не три отверстия, а 25 в thermal PAD?

1. VIA добавляются так же как и при трассировке печатной платы. Сначала определяются padstak-и для via в constraint manager-e, затем команда add connect -> от пина тянете проводник и на конце ставите via.

2. Если pin и via соединить при помощи cline а не line то должно тянуться...

[vpd 0]

1. С настройкой VIA через constraint managfer разобрался.

2. Почему-то когда делаю VIA move, то не тянется. Тянется только если в опциях ткнуть галку stretch etch. В связи с этим не до конца ясно, к какой цепи будет принадлежать VIA, оторванная от cline.

 

В целом удалось пройти до такого состояния, как показано на рисунке. Вроде получилось присвоить пину свойство DYN_CLEARANCE_TYPE = NO_VOID, и оно стало заливать целиком вывод без thermal relief. Однако вот решил попробовать поставить такой же компонент на слой bottom, и неожиданно получил странную заливку с последовавшей ошибкой. Как ее полечить?

[Old1 0]

1. С настройкой VIA через constraint managfer разобрался.

2. Почему-то когда делаю VIA move, то не тянется. Тянется только если в опциях ткнуть галку stretch etch. В связи с этим не до конца ясно, к какой цепи будет принадлежать VIA, оторванная от cline.

 

В целом удалось пройти до такого состояния, как показано на рисунке. Вроде получилось присвоить пину свойство DYN_CLEARANCE_TYPE = NO_VOID, и оно стало заливать целиком вывод без thermal relief. Однако вот решил попробовать поставить такой же компонент на слой bottom, и неожиданно получил странную заливку с последовавшей ошибкой. Как ее полечить?

2. Используйте команду slide и via не оторвется от цепи к которой принадлежит...

 

По поводу ошибки: определенно можно сказать, что неправильный зазор между пином и шейпом... а вообще сложно лечить по фотографии :), Вы хотя-бы инфу по этой ошибке приложили-бы что-ли... но могу предположить, что пин и шейп принадлежат к разныи цепям.

[vpd 0]

Добавление: как видно из рисунка, он заливку делал так, как будто только на проводники смотрел, а не на КП. Вначале я пробовал изменить параметры oversize в настройках Design-parameters -> shapes. Это помогает, но зазоры становятся больше глобально. Локально помогло изменение толщины линий прикрепления отверстий к КП. Как только они стали толщиной с саму контактную площадку, заливка исправилась. Но как-то странно все равно.

 

И вдогонку вопрос по методологии. Как все же правильнее поступать: а) городить отверстия через add connect -> add via или б) пытаться сделать PAD с множественным сверлением? Пока что никаких особых преимуществ множественного сверления для SMD КП не выявлено, так как оно требует одинаковых площадок во всех слоях, а это зачастую неудобно.

 

но могу предположить, что пин и шейп принадлежат к разныи цепям.

 

Ну, естественно, к разным. Просто зазор то всюду выдерживался правильный, и вдруг бац, какие-то "уши" появились, и коротнули на КП.

[Old1 0]

Ну, естественно, к разным. Просто зазор то всюду выдерживался правильный, и вдруг бац, какие-то "уши" появились, и коротнули на КП.

NO_VOID - этой площадке присвоено? Если да, то правильно коротит.

[Uree 1]

Для прямого подключения пина к шейпу используйте атрибут Dyn_Thermal_Con_Type=Fully_Contact. Он как раз для этого и предназначен.

[vpd 0]

NO_VOID - этой площадке присвоено? Если да, то правильно коротит

 

А что правильно то? У площадки и шейпа разные цепи. Он же не все залил подряд. Отверстий, например, испугался. А отверстия то к той же цепи приставлены, что и сам пин, и ошибки с ними нет. Странно как-то.

[Old1 0]

А что правильно то? У площадки и шейпа разные цепи. Он же не все залил подряд. Отверстий, например, испугался. А отверстия то к той же цепи приставлены, что и сам пин, и ошибки с ними нет. Странно как-то.

Назначив площадке NO_VOID Вы сказали PCB Editor-у не далать зазор вокруг нее даже если шейп принадлежит к другой цепи. NO_VOID для проводника идущего от этой площадки назначить нельзя, поэтом зазор был создан только вокруг проводника. Зачем Вам вообще понадобилось назначать DYN_CLEARANCE_TYPE = NO_VOID?