cerg19 0 19 ноября, 2010 Опубликовано 19 ноября, 2010 · Жалоба Здравствуйте. У меня вот какой вопрос. Я создаю в Xilinx новый проект и генерирую в нём ядро Ethernet. После чего подключаю необходимые ножки управления внешним контроллером ethernet к выводам плис, а внутренние ножки управления ядром оставляю не подключёнными. Означает ли это, что из за этого, при компиляции проекта, часть логики Xilinx выкинет и разводить не будет, так как не используется. Если да, то можно ли это где нибудь отключить в настройках проекта? Спасибо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
hitower1 0 1 декабря, 2010 Опубликовано 1 декабря, 2010 (изменено) · Жалоба cerg19: Читайте коментарии при верификации и имплементации там все есть,а именно: какая логика синтезируется,а какая выбрасывается. В VHDL не подключенный выводы лучше прописывать как "open". Посмотрите описание на свою версию ISE, в какой-то из них была галочка со мыслом "no optimization". Изменено 1 декабря, 2010 пользователем hitower1 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kuzmi4 0 1 декабря, 2010 Опубликовано 1 декабря, 2010 · Жалоба 2 cerg19 если под внутренними ножками управления коркой понимать те интерфейсы что выходят к юзеру, тогда скорей всего ничего не останется :laughing: если их никуда не подключать. Во многих корегеновских проектах со сложной логикой приводится в нагрузку тестбенч, часто даже с синтезируемым DUT, возмите его например за основу :laughing: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
