Перейти к содержанию
    

Здравствуйте.

Осваиваю Libero IDE от Actel.

Подскажите, при создании проекта с языком verilog какой стандарт там используется по умолчанию?

Там вроде поддержка SystemVerilog заявлена, есть ли она в действительности?

 

PS С verilog знаком чисто теоретически, ранее программировал на Си под avr, arm и pic. Так что просьба не сильно пинать :rolleyes:

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Здравствуйте.

Осваиваю Libero IDE от Actel.

Подскажите, при создании проекта с языком verilog какой стандарт там используется по умолчанию?

Там вроде поддержка SystemVerilog заявлена, есть ли она в действительности?

 

PS С verilog знаком чисто теоретически, ранее программировал на Си под avr, arm и pic. Так что просьба не сильно пинать :rolleyes:

 

SystemVerilog в Libero не поддерживается. И в ближайшее время не предполагается.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

SystemVerilog в Libero не поддерживается. И в ближайшее время не предполагается.

А разве нельзя указать чтобы Libero использовала Precision Synthesis для синтеза, а он в свою очередь поддерживает?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

А разве нельзя указать чтобы Libero использовала Precision Synthesis для синтеза, а он в свою очередь поддерживает?

 

Если не использовать графический редактор, не использовать симулятор ModelSim и купить лицензию Precision Synthesis, то в принципе возможно.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Если не использовать графический редактор, не использовать симулятор ModelSim и купить лицензию Precision Synthesis, то в принципе возможно.

ModelSim поддерживает SystemVerilog на сколько мне известно.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

ModelSim поддерживает SystemVerilog на сколько мне известно.

C бесплатной лицензией gold как понял не поддерживает.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

C бесплатной лицензией gold как понял не поддерживает.

Так не обязательно использовать ту версию которую предлагает Microsemi(Actel) ;)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

C бесплатной лицензией gold как понял не поддерживает.

 

Версия ModelSim, поставляемая с Libero не поддерживает симуляцию SystemVerilog. Но можно легко подключить полную версию ModelSim которая поддерживает SystemVerilog.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

еще вопрос по libero 9: как кто делает с лицензиями под этот продукт? Я привык к ISE, но вот решил одним глазом посмотреть и на libero. С ISE все понятно: взял веб версию и если пользуешь только азбуку - никаких проблем. А у актеля непонятно - заказал бесплатную годовую лицензию и второй день ни привета ни ответа... Какoй опыт у других пользователей либером?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

еще вопрос по libero 9: как кто делает с лицензиями под этот продукт? Я привык к ISE, но вот решил одним глазом посмотреть и на libero. С ISE все понятно: взял веб версию и если пользуешь только азбуку - никаких проблем. А у актеля непонятно - заказал бесплатную годовую лицензию и второй день ни привета ни ответа... Какoй опыт у других пользователей либером?

Зайди на сайт actel.com, где заказывал лицензию и забери ее. На странице получения лицензии внизу список полученных лиценций. Кликни по намеру и перейдешь на страницу, где можно ее скачать. К слову, обычо ее можно скачать минут через 15 после запроса.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Зайди на сайт actel.com, где заказывал лицензию и забери ее.

Спасибо, нашел :)

Правду говорят: если хочешь спрятать - положи на самом (оче)видном месте...

А я жду по почте, никак немогу дождаться.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

а можете подсказать какой-нибудь текстовый редактор для либеро взамен дефолтному? ато сообщение о числе ошибок в v-файле без каких-либо указаний препятствует отладке. необходимо, чтобы этот редактор указывал на строки с ошибками.

или может я чего-то недосмотрел: жму check HDL File и выходит сообщение о количестве ошибок, но не могу найти каких либо указаний на местоположение этих ошибок. это так и задумано?

Изменено пользователем the_king_orange_summer

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

а можете подсказать какой-нибудь текстовый редактор для либеро взамен дефолтному? ато сообщение о числе ошибок в v-файле без каких-либо указаний препятствует отладке. необходимо, чтобы этот редактор указывал на строки с ошибками.

или может я чего-то недосмотрел: жму check HDL File и выходит сообщение о количестве ошибок, но не могу найти каких либо указаний на местоположение этих ошибок. это так и задумано?

 

Про ошибки при check HDL File Libero пишет в консоли. Указывается номер строки с ошибкой. Текст примерно такой:

 

 

 

Libero Project Manager

Version: 9.1.3.4

Release: v9.1 SP3

 

Reading file 'MSS_CORE.v'.

Reading file 'MSS_CORE_tmp_MSS_CCC_0_MSS_CCC.v'.

Reading file 'mss_comps.v'.

Reading file 'TOPLEVEL.v'.

........................

 

Reading file 'VersionROM.v'.

 

The a2f-actel-dev-brd-F project was opened.

 

File VersionROM.v has been saved.

Syntax Error in File:D:\LIBERO PROJECT\a2f-actel-dev-brd-F\hdl\VersionROM.v

Line:33, syntax error near =

 

D:/LIBERO PROJECT/a2f-actel-dev-brd-F/hdl/VersionROM.v(19): WARNING: redeclaration of ansi port PRDATA is not allowed (VERI-1372)

D:/LIBERO PROJECT/a2f-actel-dev-brd-F/hdl/VersionROM.v(33): ERROR: syntax error near = (VERI-1137)

D:/LIBERO PROJECT/a2f-actel-dev-brd-F/hdl/VersionROM.v(55): ERROR: module VersionROM ignored due to previous errors (VERI-1072)

 

2 ERROR(S), 1 WARNING(S).

ERROR: The command 'check_hdl' failed.

ERROR: Failure when executing Tcl script. [ Line 1 ]

ERROR: The Execute Script command failed.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Номер строки при проверке пишется правильно. Лично я еще ни разу не сталкивался с подобной проблемой.

 

В приведенных строках сообщения об ошибках первые две указывают на ошибки в тексте программы, а последняя строка указывает всегда на последнюю строку файла.

Поэтому здесь, на самом деле, одно предупреждение в 19 строке и одна ошибка в 33 строке.

 

D:/LIBERO PROJECT/a2f-actel-dev-brd-F/hdl/VersionROM.v(19): WARNING: redeclaration of ansi port PRDATA is not allowed (VERI-1372)

D:/LIBERO PROJECT/a2f-actel-dev-brd-F/hdl/VersionROM.v(33): ERROR: syntax error near = (VERI-1137)

D:/LIBERO PROJECT/a2f-actel-dev-brd-F/hdl/VersionROM.v(55): ERROR: module VersionROM ignored due to previous errors (VERI-1072)

 

Из приведенного примера я не увидел где не верно указан номер строки?

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Из приведенного примера я не увидел где не верно указан номер строки?

 

Приведённый пример - это не вопрос, а ответ на вопрос предыдущего оратора : "или может я чего-то недосмотрел: жму check HDL File и выходит сообщение о количестве ошибок, но не могу найти каких либо указаний на местоположение этих ошибок. это так и задумано?".

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...