[_ANDREW 0]

Здравствуйте.

Пишу проект в ISE12.3 который состоит из файла top.vhd и нескольких вложенных файлов in_buf.vhd, fifo.vhd и out.buf. Был произведён синтез top.vhd, соответственно все 3 вложенных файла прошли синтез. Имеется ли такая возможность при изменении файла in_buf.vhd и повторном синтезе top.vhd не синтезировать fifo.vhd и out.buf, т.е. те которые прошли синтез и не изменялись?

А то тратится очень много времени.

Заранее спасибо.

[o-henry 0]

Ключевые слова: Incremental Synthesis

Они есть в XST User Guide (файл xst.pdf в директории установки ISE )

или спросите гугла.

 

 

[_ANDREW 0]

По поводу Incremental Synthesis нашёл в XST.pdf нашёл следующее: The incremental_synthesis and resynthesize constraints are no longer supported. Так что пока вопрос остаётся открытым...

Изменено 4 ноября, 2010 пользователем _ANDREW

[o-henry 0]

По поводу Incremental Synthesis нашёл в XST.pdf нашёл следующее: The incremental_synthesis and resynthesize constraints are no longer supported. Так что пока вопрос остаётся открытым...

 

Прошу пардону. У меня более ранняя версия ISE, в которой он поддерживался.

 

Однако Xilinx предлагает замену:

XST now supports Partitions in place of Incremental Synthesis. For more information on

Partitions, see the ISE® Design Suite Help.

 

[_ANDREW 0]

Прошу пардону. У меня более ранняя версия ISE, в которой он поддерживался.

 

Однако Xilinx предлагает замену:

XST now supports Partitions in place of Incremental Synthesis. For more information on

Partitions, see the ISE® Design Suite Help.

 

К сожалению обнаружил "ERROR:TclTasksC:partition_031: Partitions are no longer supported in 12.1 Project Navigator and Xilinx Tcl." Так что пока не ясно как избежать повторного синтеза...

[dsmv 0]

Здравствуйте.

Пишу проект в ISE12.3 который состоит из файла top.vhd и нескольких вложенных файлов in_buf.vhd, fifo.vhd и out.buf. Был произведён синтез top.vhd, соответственно все 3 вложенных файла прошли синтез. Имеется ли такая возможность при изменении файла in_buf.vhd и повторном синтезе top.vhd не синтезировать fifo.vhd и out.buf, т.е. те которые прошли синтез и не изменялись?

А то тратится очень много времени.

Заранее спасибо.

 

Я использую для ввода проекта и синтеза Active-HDL, для трассировки - PlanAhead;

Проект ПЛИС разделён на компоненты:

top, part1, part2; (названия условные)

Для каждой части создан один проект Active-HDL, кнопка Synthesis используется для синтеза только этой части. Остальные естественно не затрагиваются.

На уровне top компоненты подключены как black-box

 

В PlanAhead для каждого компонента выделена область и объявлена как Partition;

Первая трассировка делается для всего проекта вместе. В дальнейшем можно сделать import неизменённых частей.

САПР: ISE 12.2, Active-HDL 11.1

 

Способ немного кривой, но лучше я придумать не смог.

 

 

 

 

 

[dmitry-tomsk 0]

К сожалению обнаружил "ERROR:TclTasksC:partition_031: Partitions are no longer supported in 12.1 Project Navigator and Xilinx Tcl." Так что пока не ясно как избежать повторного синтеза...

Да можно простым древним способом. Функционально разные и отлаженные части разбиваются по проектам, синтезируются и в топовый проект вставляются уже только ngc файлы. Галку read cores в настройках синтеза нужно снять.

[_ANDREW 0]

Спасибо за то что люди отозвались и посоветовали несколько вариантов!!

Всё обязательно попробую!!