Jump to content

    
Sign in to follow this  
suprun

VHDL+Verilog в одной упаковке

Recommended Posts

Добрый день товарищи форумчане!!!! Возникла необходимость создать смешанный проект часть написана на VHDL,а вторая на Verilog. Необходимо состыковать эти 2 части. Подскажите возможен ли такой фокус(без прибегания к помощи схематика), топ файл будет написан на VHDL. заранее спасибо!!!

Share this post


Link to post
Share on other sites
Добрый день товарищи форумчане!!!! Возникла необходимость создать смешанный проект часть написана на VHDL,а вторая на Verilog. Необходимо состыковать эти 2 части. Подскажите возможен ли такой фокус(без прибегания к помощи схематика), топ файл будет написан на VHDL. заранее спасибо!!!

 

Можно. Quartus ест. Симуляторы тоже. В VHDL описываете компоненты для модулей на Verilog, вставляете и все.

Share this post


Link to post
Share on other sites

Могут быть жестокие с передачей параметров, когда модуль на VHDL содержит модуль Verilog.

Кажется, целые числа передать удавалось, а битовый вектор - нет.

У меня было ядро hypertransport на verilog, а остальной проект на VHDL.

Передать базовые адреса через generic я не смог, пришлось забить их в верилоговый исходник или wrapper верилогового исходника, тоже верилоговый.

Share this post


Link to post
Share on other sites

У меня работает проект, топ и большая часть модулей написаны на AHDL, часть модулей на VHDL, пара модулей в схематике и пара модулей на veriloge. Все живет.

Share this post


Link to post
Share on other sites
У меня работает проект, топ и большая часть модулей написаны на AHDL, часть модулей на VHDL, пара модулей в схематике и пара модулей на veriloge. Все живет.

А параметры передаются на границах языков ?

 

Share this post


Link to post
Share on other sites

Ещё при моделировании могут вылезти баги. Старайтесь в верилоге не использовать pull1, pull0. При передаче таких сигналов в ВХДЛ они превратятся не в 1 и 0, а в Z, и моделирование сломается. modelsim 6.2k

Share this post


Link to post
Share on other sites

А как насчет вызова модуля VHDL. Топ на верилоге.У меня проблема, в порт данные приходят(смотрю с помощю SignalTrap), а вычислений никаких не производит. Тестируюя отдельно VHDL модуль в симуляторе все ок! В чем дело? Как передать параметры? Если можно примерчик.

Edited by A.P.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this