[suprun 0]

Добрый день товарищи форумчане!!!! Возникла необходимость создать смешанный проект часть написана на VHDL,а вторая на Verilog. Необходимо состыковать эти 2 части. Подскажите возможен ли такой фокус(без прибегания к помощи схематика), топ файл будет написан на VHDL. заранее спасибо!!!

[Кнкн 5]

Добрый день товарищи форумчане!!!! Возникла необходимость создать смешанный проект часть написана на VHDL,а вторая на Verilog. Необходимо состыковать эти 2 части. Подскажите возможен ли такой фокус(без прибегания к помощи схематика), топ файл будет написан на VHDL. заранее спасибо!!!

 

Можно. Quartus ест. Симуляторы тоже. В VHDL описываете компоненты для модулей на Verilog, вставляете и все.

[Shtirlits 0]

Могут быть жестокие с передачей параметров, когда модуль на VHDL содержит модуль Verilog.

Кажется, целые числа передать удавалось, а битовый вектор - нет.

У меня было ядро hypertransport на verilog, а остальной проект на VHDL.

Передать базовые адреса через generic я не смог, пришлось забить их в верилоговый исходник или wrapper верилогового исходника, тоже верилоговый.

[wolfman 0]

У меня работает проект, топ и большая часть модулей написаны на AHDL, часть модулей на VHDL, пара модулей в схематике и пара модулей на veriloge. Все живет.

[Shtirlits 0]

У меня работает проект, топ и большая часть модулей написаны на AHDL, часть модулей на VHDL, пара модулей в схематике и пара модулей на veriloge. Все живет.

А параметры передаются на границах языков ?

 

[vadimuzzz 0]

Симуляторы тоже.

не все. например, бесплатный моделсим в альтеровской поставке не дает это делать. нужен полный.

[LordVader 0]

Ещё при моделировании могут вылезти баги. Старайтесь в верилоге не использовать pull1, pull0. При передаче таких сигналов в ВХДЛ они превратятся не в 1 и 0, а в Z, и моделирование сломается. modelsim 6.2k

[FatRobot 0]

http://electronix.ru/forum/index.php?showt...&hl=wrapper

[suprun 0]

Спасибо всем большое за консультацию все получилось связать и скомпилировать!!!!

Изменено 31 августа, 2010 пользователем s.i.suprun

[alexx188 0]

А как насчет вызова модуля VHDL. Топ на верилоге.У меня проблема, в порт данные приходят(смотрю с помощю SignalTrap), а вычислений никаких не производит. Тестируюя отдельно VHDL модуль в симуляторе все ок! В чем дело? Как передать параметры? Если можно примерчик.

Изменено 4 августа, 2011 пользователем A.P.