suprun 0 25 августа, 2010 Опубликовано 25 августа, 2010 · Жалоба Добрый день товарищи форумчане!!!! Возникла необходимость создать смешанный проект часть написана на VHDL,а вторая на Verilog. Необходимо состыковать эти 2 части. Подскажите возможен ли такой фокус(без прибегания к помощи схематика), топ файл будет написан на VHDL. заранее спасибо!!! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Кнкн 5 25 августа, 2010 Опубликовано 25 августа, 2010 · Жалоба Добрый день товарищи форумчане!!!! Возникла необходимость создать смешанный проект часть написана на VHDL,а вторая на Verilog. Необходимо состыковать эти 2 части. Подскажите возможен ли такой фокус(без прибегания к помощи схематика), топ файл будет написан на VHDL. заранее спасибо!!! Можно. Quartus ест. Симуляторы тоже. В VHDL описываете компоненты для модулей на Verilog, вставляете и все. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Shtirlits 0 25 августа, 2010 Опубликовано 25 августа, 2010 · Жалоба Могут быть жестокие с передачей параметров, когда модуль на VHDL содержит модуль Verilog. Кажется, целые числа передать удавалось, а битовый вектор - нет. У меня было ядро hypertransport на verilog, а остальной проект на VHDL. Передать базовые адреса через generic я не смог, пришлось забить их в верилоговый исходник или wrapper верилогового исходника, тоже верилоговый. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
wolfman 0 25 августа, 2010 Опубликовано 25 августа, 2010 · Жалоба У меня работает проект, топ и большая часть модулей написаны на AHDL, часть модулей на VHDL, пара модулей в схематике и пара модулей на veriloge. Все живет. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Shtirlits 0 25 августа, 2010 Опубликовано 25 августа, 2010 · Жалоба У меня работает проект, топ и большая часть модулей написаны на AHDL, часть модулей на VHDL, пара модулей в схематике и пара модулей на veriloge. Все живет. А параметры передаются на границах языков ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vadimuzzz 0 26 августа, 2010 Опубликовано 26 августа, 2010 · Жалоба Симуляторы тоже. не все. например, бесплатный моделсим в альтеровской поставке не дает это делать. нужен полный. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
LordVader 0 26 августа, 2010 Опубликовано 26 августа, 2010 · Жалоба Ещё при моделировании могут вылезти баги. Старайтесь в верилоге не использовать pull1, pull0. При передаче таких сигналов в ВХДЛ они превратятся не в 1 и 0, а в Z, и моделирование сломается. modelsim 6.2k Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
FatRobot 0 26 августа, 2010 Опубликовано 26 августа, 2010 · Жалоба http://electronix.ru/forum/index.php?showt...&hl=wrapper Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
suprun 0 31 августа, 2010 Опубликовано 31 августа, 2010 (изменено) · Жалоба Спасибо всем большое за консультацию все получилось связать и скомпилировать!!!! Изменено 31 августа, 2010 пользователем s.i.suprun Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alexx188 0 4 августа, 2011 Опубликовано 4 августа, 2011 (изменено) · Жалоба А как насчет вызова модуля VHDL. Топ на верилоге.У меня проблема, в порт данные приходят(смотрю с помощю SignalTrap), а вычислений никаких не производит. Тестируюя отдельно VHDL модуль в симуляторе все ок! В чем дело? Как передать параметры? Если можно примерчик. Изменено 4 августа, 2011 пользователем A.P. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться