cerg19 0 4 августа, 2010 Опубликовано 4 августа, 2010 (изменено) · Жалоба Вначале Вы написали, что это частота на выходе всего цифрового приемника. Я говорю про частоту на выходе АЦП. извиняюсь, тупанул. Частота дискритизации планировалась 61,4 МГц. при заданной частоте дискритизации в 480кГц на выходе, получается коэффициент децимации 128 Изменено 4 августа, 2010 пользователем cerg19 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
hobgoblin 0 4 августа, 2010 Опубликовано 4 августа, 2010 · Жалоба Во-первых, при каких параметрах получается 960 звеньев КИХ-фильтра. При частоте АЦП, например 61.4 МГц, и требуемых параметрах фильтра сдается мне, он будет больше (но использовать один даже полифазный КИХ фильтр при таком соотношении входной и выходной тактовых частот, IMHO, не вариант, лучше делать комбинацию из нескольких фильтров). Если при частоте 480 кГц, то может быть, он и будет таким, но при этом надо учитывать, что тактовая частота FPGA будет много выше, что позволить эффективнее использовать аппаратные ресурсы. Правда сдается мне, что тогда придется самому писать фильтр руками. Куда у Вас потом данные пойдут? И все-таки, какие еще полосы планируется фильтровать? Вы в каком-то из постов сказали про три. Если бы требовалась только фильтрация полосы 7 кГц, то можно было бы поставить в ПЛИС децимирующий фильтр (например, комбинацию CIC и КИХ фильтра) в 1535 раз. Тогда на выходе при частоте дискретизации АЦП 61,4 МГц была бы частота дискретизации 40 кГц, но при этом требования к фильтрам были бы помягче. Потом сделать повышение частоты в 12 раз интерполятором. Интерполятор может быть будет и большой (но вряд ли больше 100 звеньев), зато его можно сделать хоть вообще на одном MAC (поскольку частоты дискретизации на выходе, 480 кГц, более чем в 100 раз меньше 61.4 МГц, которым будет тактироваться ПЛИС). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
cerg19 0 4 августа, 2010 Опубликовано 4 августа, 2010 (изменено) · Жалоба И все-таки, какие еще полосы планируется фильтровать? 7 15 25 40 зато его можно сделать хоть вообще на одном MAC не могли бы Вы пояснить что такое MAC то можно было бы поставить в ПЛИС децимирующий фильтр (например, комбинацию CIC и КИХ фильтра) в 1535 раз. Тогда на выходе при частоте дискретизации АЦП 61,4 МГц была бы частота дискретизации 40 кГц, но при этом требования к фильтрам были бы помягче. тоесть Вы предлагаете поставить на выходе ЦАП ПЛИС где сделать CIC и КИХ фильтр скидывающую частоту дискритизации до 40кГц(сейчас ведём речь только про полосу пропускания 7кГц), там же потом сделать КИХ фильтр обеспечивающую нужную полусу и потом тамже поставить интерполятор. А хватит ли ресурсов ПЛИС? Изменено 4 августа, 2010 пользователем cerg19 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
hobgoblin 0 4 августа, 2010 Опубликовано 4 августа, 2010 · Жалоба не могли бы Вы пояснить что такое MAC MAC - умножитель-накопитель. Насчет этого варианта, я возможно погорячился. Его можно будет реализовать, хотя я никогда такого в ПЛИС не делал, но придется довольно много попотеть, поскольку потребуется двухпортовая память под линию задержки входных отсчетов и ПЗУ для коэффициентов, а также какая-то какая-то логика управления работой с ними. тоесть Вы предлагаете поставить на выходе ЦАП ПЛИС где сделать CIC и КИХ фильтр скидывающую частоту дискритизации до 40кГц(щас ведём речь только про 7кГц), там же потом сделать КИХ фильтр обеспечивающую нужную полусу и потом тамже поставить интерполятор. А хватит ли ресурсов ПЛИС? Это лишь один из вариантов, предложенный навскидку, очень вероятно что не самый оптимальный. CIC фильтр децимирующий в 307 раз и КИХ фильтр, децимирующий в 5 раз, например, потом интерполирующий КИХ в 12 раз. Их комбинация будет обеспечивать полосу. Ресурсов ПЛИС, скорее всего, хватит. Не забывайте о том, что как только Вы делаете собственную аппаратную реализацию в ПЛИС, Вы можете при децимации и интерполяции использовать полифазные структуры КИХ, что значительно уменьшает количество умножителей. 7 15 25 40 щас ведём речь только про 7кГц IMHO, если уж делать, то сразу с прицелом на будущее под все возможные полосы. Использовать AD6652 наверное будет проще, только надо четко представлять как формируется суммарная частотная характеристика приемника. Я думаю, что поразбиравшись немного, Вы сделаете фильтр с нужными параметрами и на нем. Можно еще с частотой дискретизации АЦП поэкспериментировать, если он не задана жестко фиксированной по ТЗ, исходя из каких-то соображений. Суммарный коэффициент децимации образуется путем умножения коэффициентов децимации трех фильтров, а программа расчета Analog Devices считает только те комбинации коэффициентов децимации, которые соответствуют заданными вами входной и выходной тактовой частотам. Может быть, немного поменяв частоту дискретизации АЦП у Вас появятся другие комбинации коэффициентов децимации, которые дадут лучшую сумарную частотную характеристику. Да и еще, в том варианте, который я предложил, у CIC будет довольно большой коэффициент децимации, что даже при третьем порядке даст громадный коэффициент усиления и потребует 25 дополнительных бит разрядности, так что оптимальным этот вариант назвать точно нельзя. Но вариантов существует много, поэкспериментируйте. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
fontp 0 4 августа, 2010 Опубликовано 4 августа, 2010 · Жалоба Суммарный коэффициент децимации образуется путем умножения коэффициентов децимации трех фильтров, а программа расчета Analog Devices считает только те комбинации коэффициентов децимации, которые соответствуют заданными вами входной и выходной тактовой частотам. Может быть, немного поменяв частоту дискретизации АЦП у Вас появятся другие комбинации коэффициентов децимации, которые дадут лучшую сумарную частотную характеристику. Так оно обычно и есть. Если качать коэффициент децимации так, чтобы было много различных множителей для разных ступеней, а не только степени 2 возрастает число рассчитываемых вариантов и некоторые могут оказаться получше. AD FilterDesign рассчитывает все комбинаторные варианты в меру сил, если только не влетает в переполнение)) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
cerg19 0 4 августа, 2010 Опубликовано 4 августа, 2010 · Жалоба Спасибо fontpи и hobgoblin огромное, очень рад что решил написать сюда. Много посоветовали, много дали информации для размышления, будем думать. Если возникнут ещё вопросы, напишу, надеюсь не оставите без внимания) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mmor 0 26 апреля, 2011 Опубликовано 26 апреля, 2011 · Жалоба Помогите новичку. Если я подам на AD6655 (ADC/DDC) сигнал частотой 20 Мгц, модулированный 1 кГц, а потом сделаю децимацию встроенным полосовым дециматором с центральной частотой 20 Мгц и полосой 10 кГц я получу на выходе смещенный на нулевую частоту полезный сигнал? Я правильно понимаю? Спасибо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
messenger 0 2 декабря, 2017 Опубликовано 2 декабря, 2017 (изменено) · Жалоба не могу понять, аналоги ad6652 существуют? или тема с цифровой второй пч провалилась, раз AD не рекомендую их к разработке новых устройств Изменено 2 декабря, 2017 пользователем messenger Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
GenaSPB 11 4 декабря, 2017 Опубликовано 4 декабря, 2017 · Жалоба TI LM97593 - как насчет этого? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
stealth-coder 2 4 декабря, 2017 Опубликовано 4 декабря, 2017 · Жалоба не могу понять, аналоги ad6652 существуют? или тема с цифровой второй пч провалилась, раз AD не рекомендую их к разработке новых устройств Зависит от решаемой задачи: 1. Есть RF ADC, у них встроенные дециматоры, иногда программируемые FIR. Например, ADC32RF45. 2. Есть малогабаритные трансиверы типа AD9361, AD9364, AD9371, AD9375, LMS6002, LMS7002, на вход подаётся аналоговый сигнал на РЧ, на выходе - отфильтрованные IQ отсчёты с заданной частотой дискретизации. 3. Собственная или покупная реализация на FPGA, тут уж без ограничений, "дороха, бохато". 4. Есть очень интересная серия сигнальников от TI 66AK2L06/TCI6630 с встроенным Digital Front End, идея отличная - прямое подключение АЦП/ЦАП по интерфейсу JESD204B с последующей расфильтровкой до 48 каналов в зависимости от требуемых полос, но доступен только RFSDK с ограниченным набором конфигураций, заточенных под 3G/4G, остальных на форуме посылают в некие фирмы, которые осуществляют поддержку, естественно не бесплатно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться