Различия при симуляции и синтезе

[bmangust 0]

Добрый день.

Нужно реализовать следующую схему: есть несколько входов (SET, RST, DATA) и 2 выхода. При нажати SET на один из выходов должен прийти 0 сразу, а на второй - через определенный интервал. Величина интервала задается 4х битным числом DATA. Организовал это через счетчик и if (пробовал через for - не получилось, 0 приходит одновременно).

module delay (clk, SET, OUT, RST, DATA, a);
input clk, SET, RST;
input [3:0] DATA;
output [0:1] OUT;
output [19:0] a;
reg [0:1] OUT;
reg [3:0] cnt;
reg [19:0] a;

always @(posedge clk)
begin
a[19:0] <= 20'b11111_11111_11111_11111;
if (RST)
  begin 
  OUT[0] <= 1'b1;
  OUT[1] <= 1'b1;
  end

else if (SET)
begin
    cnt <= cnt + 1'b1;
    OUT[0] <= 1'b0;

case (DATA)
4'h0:if (cnt[0])
OUT[1] <= 1'b0;
4'h1:if (cnt[1])
OUT[1] <= 1'b0;
4'h2:if (cnt[1]&cnt[0])
OUT[1] <= 1'b0;
4'h3:if (cnt[2])
OUT[1] <= 1'b0;
4'h4:if (cnt[2]&cnt[0])
OUT[1] <= 1'b0;
4'h5:if (cnt[2]&cnt[1])
OUT[1] <= 1'b0;
4'h6:if (cnt[2]&cnt[1]&cnt[0])
OUT[1] <= 1'b0;
4'h7:if (cnt[3])
OUT[1] <= 1'b0;
4'h8:if (cnt[3]&cnt[0])
OUT[1] <= 1'b0;
4'h9:if (cnt[3]&cnt[1])
OUT[1] <= 1'b0;
4'hA:if (cnt[3]&cnt[1]&cnt[0])
OUT[1] <= 1'b0;
4'hB:if (cnt[3]&cnt[2])
OUT[1] <= 1'b0;
4'hC:if (cnt[3]&cnt[2]&cnt[0])
OUT[1] <= 1'b0;
4'hD:if (cnt[3]&cnt[2]&cnt[1])
OUT[1] <= 1'b0;
4'hE:if (cnt[3]&cnt[2]&cnt[1]&cnt[0])
OUT[1] <= 1'b0;
default : OUT[1] <= 1'b1;
endcase

end
end
endmodule

Замечание: светодиод на выходе горит, если на выход подается 0, т.к. там стоит усиливающий транзистор, который открывается, если его притянуть на землю. Для этого же на выводы a[19:0] подаются 1 - чтоб не горели лишние светодиоды.

Возникли такие вопросы:

1. при симуляции в Waveform Editor'е все работает нормально, при нажатии RST (и далее при его отпускании) на выходы подается 1, при SET == 1 счетчик считает и гасит второй выход через заданный промежуток. При прошивке CPLD единица на выходы подается только при активном RST, если же на RST 0, то на выходах 1.

2. счетчик считает только при SET==1. Как можно сделать так, чтобы при однократном нажатии на SET запускался процесс счета. Или, как вариант, сделать что-то типа триггера Шмидта на входе, чтоб убрать возможные дребезжания кнопок. Тогда как его сделать, через latch?

Спасибо

[bmangust 0]

Снова я. Проблема с работой схемы решена. Остался только вопрос: как реализовать запуск схемы по фронту сигнала, например SET (чтобы устранить дребезг контактов). У меня получается заставить работать только при нажатой кнопке.

[evgforum 0]

Снова я. Проблема с работой схемы решена. Остался только вопрос: как реализовать запуск схемы по фронту сигнала, например SET (чтобы устранить дребезг контактов). У меня получается заставить работать только при нажатой кнопке.

 

Можно добавить RS-триггер, который будет разрешать работу схемы, его выход подключить к SET. На R-вход триггера подавать сигнал окончания счета. На S-вход подать сигнал с определителя фронта входного сигнала (см. рисунок, выход RISE - для возрастающего фронта, FALL - для падающего). На входе желательно поставить еще один D-триггер и оба триггера тактировать низкой частотой (или clock enable). Подробности сами можете додумать

Edited August 2, 2010 by evgforum

[iosifk 0]

Остался только вопрос: как реализовать запуск схемы .... чтобы устранить дребезг контактов.

 

Итак, любой сигнал, который приходит извне, и который нужно тактировать сначала должен быть обработан как CDC...

Чтобы убрать дребезг на любом фронте сигнала применяют цифровой фильтр. Простейший - это когда входной сигнал записывают в сдвиговый регистр. И если в этом регистре есть N единиц, то значит пришла 1. Соответственно делается и проверка на 0. Далее триггер, который запоминает эту ситуацию. Длина регистра и синхрочастота или разрешение на запись в него выбираются такие, чтобы за время полного сдвига дребезг закончился.

Тоже самое можно сделать на реверсивном счетчике и двух схемах сравнения. Получите "цифровой гистерезис"...

 

 

[bmangust 0]

evgforum, iosifk спасибо.

2 iosifk: CDC это, я понимаю, clock domain crossing?

[iosifk 0]

evgforum, iosifk спасибо.

2 iosifk: CDC это, я понимаю, clock domain crossing?

Да, поиск по CDC и "метастабильность". И у Альтеры и у Ксайлинкса есть об этом материалы. У Ксайлинкса в ISE "заготовках" даже есть такой компонент.

Про CDC у меня написана отдельная глава в моем "Кратком курсе HDL"... Поищите журналы КиТ, там это напечатано. А пока они этот раздел у себя на сайте не выложат, я тоже не буду этот раздел выкладывать...