Jump to content

    

Вопрос по HyperLynx

45 минут назад, Sergey Makarov сказал:

Модель платы с  во вложении. Надеюсь поможет разобраться.

v2.1_1.rar

2019-02-05_19-23-24.thumb.png.4513b61c3995dbf297426aef7b03d550.png

Контроллер надо калибровать. В VX2.4 достаточно выставить:

2019-02-05_19-24-38.png.086f1f5c022c2dfa324be60915a9df8b.png

Share this post


Link to post
Share on other sites

Благодарю, что уделили время! Такого же результата я добиваюсь когда в Hyperlynx v9.4 во вкладке Write Leveling подставляю значения из файла *_autogenerated.txt. Думал это неправильно, и искал проблему в проекте и в IBIS моделях, ведь по сигналам выровнял все задержки до кристалла (on die).

blob.thumb.png.d2358eaee4c9ac48233da3cc8c798926.png

blob.thumb.png.1bcb73ec02182e913c72eeda3ca8198a.png  

Ведь если рассматривать с точки зрения длины дорожки, такие расхождения по времени 186 ps, как например между DQS0/DQS0# и линиями данных D00-D07,  соответствуют разнице 26 мм. Мне непонятно откуда берутся эти задержки. В проекте я подбирал опытным путем длину линии DQS0/DQS0# что бы результат моделирования становился положительным, но тогда в режиме InteractiveSimulation наблюдал опережение стробов на соответствующее время относительно данных. И никак не мог понять в чем проблема, то ли в IBIS модели, то ли в алгоритме моделирования DDR Batch Simulation

Share this post


Link to post
Share on other sites


Сожет кто то сталкивался с подобной ситуацией, что результаты моделирования возле пина, и возле кристалла не соответствую ожидниям. Как я помню, сигнал у кристалла, выглядит лучше, так как паразиты корпуса работают как фильтры НЧ.

 А у меня как бы наоборот все.

Вот сигнал у кристалла

DDR4_failure.thumb.jpg.e65be70116a2cdb1ec0e78a1351f4459.jpg

А вот он у пина

DDR4_TL6_Always_Pin.thumb.jpg.a1791dbb452cab8fd4bba7a31ac1e61b.jpg

И не хочется мне верить что все так плохо в моей плате. потому что эти отражения не побеждаются.

 

 

 

 

 

Share this post


Link to post
Share on other sites

Возможно неточно описан сам материал его параметры, окружение. Ошибки с точками, запятыми и тп. Проверяйте настройки. Возможно ибис модель упрощенная, неточнвя итп.

Share this post


Link to post
Share on other sites
54 minutes ago, Aner said:

Возможно неточно описан сам материал его параметры, окружение. Ошибки с точками, запятыми и тп. Проверяйте настройки. Возможно ибис модель упрощенная, неточнвя итп.

C точками, запятыми, вроде все в порядке.

Обнаружил еще одну ерунду - клиренс меду пленом и переходным отверстием, не тот что в проекте, если открывать в Hyperlynx VX2.5. А это другой импеданс, и соответственно не те задержки.  В 9.4.2 зазоры правильные.

 

 

 

Share this post


Link to post
Share on other sites

9.4.2 вроде как устраивает, .. в Hyperlynx VX2.5 есть и другие баги.

Share this post


Link to post
Share on other sites

В общем, кто столкнется с данной бедой - без 3D моделирования stitching via не обойтись. 

Немного пошаманив:dance2:, можно получить вот такой вот результат.  

DDR4_Best.thumb.jpg.cd72207d4787f73c09be74bfec4e98fe.jpg

 

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now