AlexZabr 0 Posted November 3, 2009 · Report post Если нужно озаботиться эффективностью потребления дизайна имплементированного в FPGA в плане эффективной поддержки режимов standby/sleep/power save и т.д., какой дорогой обычно идем ? При заданных клоках, data rates и т.д., в мире ASICов обычно (или часто) применяют gated clock т.е. остановку клоков в блоки которые не нужны в конкретных режимах работы. А что в мире FPGAев ? Quote Ответить с цитированием Share this post Link to post Share on other sites
SM 0 Posted November 3, 2009 · Report post А что в мире FPGAев ? В лэтисах гейтирую клоки при помощи DCS-ов, аккурат при отладке асик-дизайнов будущих, отрубая клок-домены. Реально понижает потребление, ради спортивного интереса проверял. Так что - по ходу дела точно так же. Quote Ответить с цитированием Share this post Link to post Share on other sites
AlexZabr 0 Posted November 3, 2009 · Report post В лэтисах гейтирую клоки при помощи DCS-ов, аккурат при отладке асик-дизайнов будущих, отрубая клок-домены. Реально понижает потребление, ради спортивного интереса проверял. Так что - по ходу дела точно так же. Ага, спасибо. Буду "читать классиков".... :a14: Quote Ответить с цитированием Share this post Link to post Share on other sites
Beby 0 Posted November 4, 2009 · Report post А что в мире FPGAев ? У Xilinx FPGA (Spartan-3x/6 и Virtex-4/5/6) возможно отключение Clobal Clock при помощи BUFGx (буфера, заводящего сигнал в Clobal Clock Domain). Так же предусмотрен режим Sleep (всего кристалла) - но я им не пользовался, и поэтому не могу сказать насколько коряво они реализованы. Quote Ответить с цитированием Share this post Link to post Share on other sites
o_khavin 0 Posted November 8, 2009 (edited) · Report post Если нужно озаботиться эффективностью потребления дизайна имплементированного в FPGA в плане эффективной поддержки режимов standby/sleep/power save и т.д., какой дорогой обычно идем ? При заданных клоках, data rates и т.д., в мире ASICов обычно (или часто) применяют gated clock т.е. остановку клоков в блоки которые не нужны в конкретных режимах работы. А что в мире FPGAев ? Ещё в Xilinx-е есть вариант (с использованием тех-же bufgmux-ов) переключения клока с рабочей частоты на какую-нить дежурную, например с 200Mhz на 10Mhz. Ну и волщебный сигнал enable для многожрущих элементов типа DSP-блоков никто не отменял. Edited November 8, 2009 by o_khavin Quote Ответить с цитированием Share this post Link to post Share on other sites
