Jump to content

    
Sign in to follow this  
zuuuuk

как работать с std_logic_vector?

Recommended Posts

доброго времени суток.

я очень часто видел код vhdl, где происходило прибовление 1 в типу std_logic_vector

почему у меня подобный код не работает

 

Library IEEE;
use IEEE.std_logic_1164.all;
use std.textio.all;    


entity fb is
    port ( 
clk : in std_logic_vector;
    );
end; 

architecture fr of fb is 


begin
    
    process (clk)
    variable tmp : std_logic_vector (10 downto 0);
    variable tt : std_logic_vector (10 downto 0);
    begin                                         
        
        if rising_edge ( clk ) then
            tmp := tt +1;
        end if;            
        
        
    end process;
    
end;

Share this post


Link to post
Share on other sites
я очень часто видел код vhdl, где происходило прибовление 1 в типу std_logic_vector

почему у меня подобный код не работает

 

use IEEE.numeric_std.all;

 

предыдущий совет уже лет 5 как устарел :)

Share this post


Link to post
Share on other sites
доброго времени суток.

я очень часто видел код vhdl, где происходило прибовление 1 в типу std_logic_vector

почему у меня подобный код не работает

Начнём с того, что фраза "код не работает" ни о чём не говорит. Если вы хотите, чтобы вам помогли быстро, потрудитесь сразу предоставить макисмум информации. В первую очередь, сообщения об ошибках компилятора.

 

Library IEEE;
     use IEEE.std_logic_1164.all;
     use std.textio.all;    
     
     
     entity fb is
         port ( 
     clk : in std_logic_vector;
         );
     end;

Здесь тип сигнала немного не тот.

 

            if rising_edge ( clk ) then
                 tmp := tt +1;
             end if;

Вся математика в VHDL (за исключением "встроенных в язык" типов) находится в библиотеках. Вам уже ответили, что надо использовать стандартный пакет numeric_std из библиотеки IEEE.

Share this post


Link to post
Share on other sites
use IEEE.numeric_std.all;

 

предыдущий совет уже лет 5 как устарел :)

 

Поясните, плиз, преимущества (и недостатки, если они имеются) использования ieee.numeric_std.all по сравнению с ieee.std_logic_unsigned.all

Share this post


Link to post
Share on other sites
Поясните, плиз, преимущества (и недостатки, если они имеются) использования ieee.numeric_std.all по сравнению с ieee.std_logic_unsigned.all
Это обсуждалось не один раз. Воспользуйтесь поиском по форуму.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this