Jump to content

    
Sign in to follow this  
zuuuuk

Вопрос по отображению в Synplify

Recommended Posts

Доброго времени суток.

Прошу прощения за ламерский вопрос,

но я не могу понять почему при компиляции одного и того же VHDl кода отображение модулей происходит по разному.

 

Какие настройки отвечают за это.

 

genddw.th.jpg

 

 

gen2y.th.jpg

 

зарание благодарю.

Share this post


Link to post
Share on other sites

Да, в первом случаи я использую скрипт от gaislera.

на рисунках результат после синтеза. RTL.

 

на втором рисунке я пытаюсь создать свой верхний уровень и синтезировать его.

Edited by zuuuuk

Share this post


Link to post
Share on other sites

дело в том что я сам скрипт не менял.

это два совершенно одинаковых проекта. (просто скопированных)

и менял я только верхний уровень.

впринципе там есть config фаил в котором задаються чипы производителей, но я его не менял.

 

как можно исправить эту проблему?

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this