zuuuuk 0 Posted April 15, 2009 · Report post Доброго времени суток. Прошу прощения за ламерский вопрос, но я не могу понять почему при компиляции одного и того же VHDl кода отображение модулей происходит по разному. Какие настройки отвечают за это. зарание благодарю. Quote Ответить с цитированием Share this post Link to post Share on other sites
Camelot 0 Posted April 15, 2009 · Report post Вы используете скрипт от Гейзлера для сборки? На рисунках результаты от RTL или после маппинга? Quote Ответить с цитированием Share this post Link to post Share on other sites
zuuuuk 0 Posted April 15, 2009 (edited) · Report post Да, в первом случаи я использую скрипт от gaislera. на рисунках результат после синтеза. RTL. на втором рисунке я пытаюсь создать свой верхний уровень и синтезировать его. Edited April 15, 2009 by zuuuuk Quote Ответить с цитированием Share this post Link to post Share on other sites
Camelot 0 Posted April 16, 2009 · Report post похоже у вас в каждом случае скрипт берет пады для разных чипов (производителей) Quote Ответить с цитированием Share this post Link to post Share on other sites
zuuuuk 0 Posted April 17, 2009 · Report post дело в том что я сам скрипт не менял. это два совершенно одинаковых проекта. (просто скопированных) и менял я только верхний уровень. впринципе там есть config фаил в котором задаються чипы производителей, но я его не менял. как можно исправить эту проблему? Quote Ответить с цитированием Share this post Link to post Share on other sites
zuuuuk 0 Posted April 20, 2009 · Report post Последний вопрос. Подскажите, почему имена символов отображаются по разному? Quote Ответить с цитированием Share this post Link to post Share on other sites
