[zuuuuk 0]

Доброго времени суток.

Прошу прощения за ламерский вопрос,

но я не могу понять почему при компиляции одного и того же VHDl кода отображение модулей происходит по разному.

 

Какие настройки отвечают за это.

 

 

 

 

зарание благодарю.

[Camelot 0]

Вы используете скрипт от Гейзлера для сборки?

На рисунках результаты от RTL или после маппинга?

[zuuuuk 0]

Да, в первом случаи я использую скрипт от gaislera.

на рисунках результат после синтеза. RTL.

 

на втором рисунке я пытаюсь создать свой верхний уровень и синтезировать его.

Изменено 15 апреля, 2009 пользователем zuuuuk

[Camelot 0]

похоже у вас в каждом случае скрипт берет пады для разных чипов (производителей)

[zuuuuk 0]

дело в том что я сам скрипт не менял.

это два совершенно одинаковых проекта. (просто скопированных)

и менял я только верхний уровень.

впринципе там есть config фаил в котором задаються чипы производителей, но я его не менял.

 

как можно исправить эту проблему?

[zuuuuk 0]

Последний вопрос.

 

Подскажите, почему имена символов отображаются по разному?