beles 0 12 августа, 2008 Опубликовано 12 августа, 2008 · Жалоба При добавлении в проект ядра ChipScope время имплементации сильно увеличивается, может, кто знает, как решить эту проблему? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Doka 1 12 августа, 2008 Опубликовано 12 августа, 2008 · Жалоба ну, раз в названии жёстко не специфицирована тема, то я тоже про проблему ISE 10.1.02 спрошу, дабы не плодить entity: Есть проект (Leon3 для V4). Удачно собирается в ISE 9.2.04, а в 10.1 выдаёт ошибку на этапе применения ограничений: ERROR:ConstraintSystem:59 - Constraint <INST PLL_CLK_P IOSTANDARD=LVDS_25;> [leon3mp.ucf(346)]: INST "PLL_CLK_P" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. в связи с этим вопрос: нет ли где в доступе некоего "Migration guide"?? а то что-то от версии к версии совсем невообразимое творится.. PS: платформа: linux 64bit Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
beles 0 13 августа, 2008 Опубликовано 13 августа, 2008 · Жалоба to Doka попробуй очистить проект "Cleanup Project Files", пересохрани ucf-файл и запусти имплементацию заново Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Doka 1 13 августа, 2008 Опубликовано 13 августа, 2008 · Жалоба beles врядли дело в этом. "make clean" делали (аналог гуёвого "Cleanup Project Files") - не спасло Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
tafkos 0 26 сентября, 2008 Опубликовано 26 сентября, 2008 · Жалоба Мы пользуемся как и 9.1, так и 10.1 ISE + EDK. Проект под виртекс 2 про 40. Ресурсы использованы на 70%, частота - 100 МГц. При добавлении чипскопа значительно возрастает время синтеза полнго проекта с 1 часа до 3 часов на одном компе. Причина: Чипскоп добавляет сканцепочки, которые идут практически через весь кристал, что дает дополнительные сложности для роутера, отсюда и сыльно возрастающее время синтеза. 1) Можно попробовать использовать планахед для ручного планирования размещения блоков для большого проекта и даже пробовать фиксировать размещение тех блоков, которые уже отлажены и работают, например, IP-cores. 2) Чипскоп тактировать на самой используемой частоте, т.е. на которой работает большинство блоков в проекте. 3) Уменьшить кол-во отсчетов и кол-во значений сигналов (0,1,R,F,z и т.д.), сохраняемых в чипскопе. Нетривиальная задача, однако... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Camelot 0 26 сентября, 2008 Опубликовано 26 сентября, 2008 · Жалоба to Doka: Попробуйте изменить IOSTANDARD=LVDS_25 на IOSTANDARD="LVDS_25", мне не помню в какой версии помогло. По поводу make clean, лучше его заменить на make distclean тогда он убивает все файлы, что не относятся к изначальному проекту и лучше создать резервную копию на всякий случай. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
KA_ru 0 10 октября, 2008 Опубликовано 10 октября, 2008 · Жалоба Спрошу и я в этой теме. Xilinx пишет что для работы ISE 10.1 нужна бизнес версия Vista. Кто то работает в хоме или устимейт x64? в закромах есть EDK 10.1 только под Линукс. EDK 10.1 запускается на Виста х64? Заказал EDK 10.1 под Windows как прийдёт могу залить. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
janus 0 10 октября, 2008 Опубликовано 10 октября, 2008 · Жалоба >в закромах есть EDK 10.1 только под Линукс. дистр ЕДК мультиплатформенный, так что там и линукс и вин версия, пусть вас не смущает *.tar >EDK 10.1 запускается на Виста х64? под ентерпрайзом встало и запустилось, работу не проверял, не до того...=( Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
KA_ru 0 11 октября, 2008 Опубликовано 11 октября, 2008 · Жалоба Спасибо!!!! Нужен ли SP2 ставить и тйануть если уже SP3 вышел? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
makc 190 11 октября, 2008 Опубликовано 11 октября, 2008 · Жалоба Спасибо!!!! Нужен ли SP2 ставить и тйануть если уже SP3 вышел? SP3 вышел ещё в сентябре. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Doka 1 12 октября, 2008 Опубликовано 12 октября, 2008 · Жалоба я ставил сразу SP3 они ж у xilinx кумулятивные Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
KA_ru 0 13 октября, 2008 Опубликовано 13 октября, 2008 · Жалоба Спасибо!!! Я пока на 8.2 работал, решил переползти на 10.1 он на х64 работает. Кто его знает?!! Может у Xilinx политика изменилась решил спросить на всякий случай. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RKOB 0 13 октября, 2008 Опубликовано 13 октября, 2008 · Жалоба to Doka: ну, раз в названии жёстко не специфицирована тема, то я тоже про проблему ISE 10.1.02 спрошу, дабы не плодить entity: Есть проект (Leon3 для V4). Удачно собирается в ISE 9.2.04, а в 10.1 выдаёт ошибку на этапе применения ограничений: ERROR:ConstraintSystem:59 - Constraint <INST PLL_CLK_P IOSTANDARD=LVDS_25;> [leon3mp.ucf(346)]: INST "PLL_CLK_P" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. Попробуйте добавить "DIFF_TERM = TRUE". Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться