Jump to content

    
Sign in to follow this  
AlexZabr

Aldec Active-HDL вместо ModelSim ?

Recommended Posts

работал 3 года с альдеком, но когда он мне гордо заявил что не знает что такое класс и заставил меня день искать проблему его падения из-за меток(!!!), при работе с абстрактными интерфейсам (сам альдек признал эту проблему и сказал подождите месяца 3 следующего релиза), я переполз на квесту.

 

Я что-то не припомню легальных продаж Альдека в Томск.

Share this post


Link to post
Share on other sites
Я что-то не припомню легальных продаж Альдека в Томск.

 

А кто говорил про обращения к русскому дистрибьютору альдека?

 

когда чаша терпения была переполнена, я зарегистрировался на сайте и оставил запрос на саппорт за номером "CaseID:16686" в котором написал несколько багов альдека с поддержкой стандарта систем верилог.

 

После этого я переписывался с инженером саппорта, выслал ему тестовые коды на которых альдек валиться в ступор и в последнем письме он сказал что да такой баг имеет место быть. сделать ничего не можем. ждите релиза новой версии (месяца через 2-3) или попробуйте риверу (тогда только новая вышла).

 

Имя инженера уже не помню, почту почистил.

 

Потом еще было письмо от русского дистрибьтора (похоже от робота, но подпись в письме была не ваша)ю мол "спасибо что проявляете интерес к продукту".

Share this post


Link to post
Share on other sites

По ходу дела в Riviera_2008 в релизнотес объявлено о поддержке VHDL-2007. Собственно оттуда я и узнал о существовании таковОго. В последней квесте по этому поводу тишина. КаковО?

Share this post


Link to post
Share on other sites
По ходу дела в Riviera_2008 в релизнотес объявлено о поддержке VHDL-2007. Собственно оттуда я и узнал о существовании таковОго. В последней квесте по этому поводу тишина. КаковО?

в релизах моделсим/квестасим периодически публикуют ново-поддерживаемые фичи ВХДЛ-200х

Share this post


Link to post
Share on other sites
По ходу дела в Riviera_2008 в релизнотес объявлено о поддержке VHDL-2007. Собственно оттуда я и узнал о существовании таковОго. В последней квесте по этому поводу тишина. КаковО?

По SystemVerilog они песни начали петь больше двух лет назад. Однако я не дождался сносного функционирования в этом контексте и переполз на квесту. Возможно, с VHDL ситуация иная, но что-то сомнение берет.

Share this post


Link to post
Share on other sites
Потом еще было письмо от русского дистрибьтора (похоже от робота, но подпись в письме была не ваша)ю мол "спасибо что проявляете интерес к продукту".

 

Это наверное Бухтеев был.

Share this post


Link to post
Share on other sites
в релизах моделсим/квестасим периодически публикуют ново-поддерживаемые фичи ВХДЛ-200х

квестасим 6.3f, 6.3g. Не заметил в этих релизах фич ВХДЛ-200х для x>2.

 

 

По SystemVerilog они песни начали петь больше двух лет назад. Однако я не дождался сносного функционирования в этом контексте и переполз на квесту. Возможно, с VHDL ситуация иная, но что-то сомнение берет.

В верилогах, к сожалению, не силен. Однако в Compilation options на закладке Verilog у ривиеры имеется занятный выпадающий список :

-SystemVerilog1800-2005

-SystemVerilog3.1a

-SystemVerilog3.0

-Verilog1364-2005

-Verilog1364-2001

-Verilog1364-1995

Возможно, с VHDL ситуация иная, но что-то сомнение берет.

Фичи VHDL-2006 в квесте мной не обнаружены.

Но здесь другая беда - ривиера по-прежнему любит рухнуть не по делу.

Share this post


Link to post
Share on other sites
Ради спортивного интереса взял альдековский стандартный пример HEX2BIN.

 

чуть поправил файл тестбенча заменил строку

 #11200 $finish;

на

 #112000 $finish(2);

+ чуть поправил скрипты

 

итоги работы

 

альдек 7.3

 

 

 

квеста 6.3f

 

 

 

на данном примере альдек более чем в 2 раза обошел квесту. Ндя если топ продукт тормозит, то что же с OEM будет.

 

примеры прилагаю, можете у себя попробывать

 

 

ЗЫ. у кого есть ривера, нц верилог, вцс и верилятор, если не ломает, сообщите результат запуска теста.

 

Промоделировал я тоже modelsim.zip, соответственно, в моделсиме, ибо aldec нету.

 

Получил:

# ** Note: Data structure takes 1572880 bytes of memory

# Process time 0.14 seconds

# $finish : .//uut.v(50)

# Time: 112 us Iteration: 0 Instance: /UUT

 

 

Возник ряд вопросов.

 

1. "Оригинальные" Замеры были на машине Pentium D 2.8GHz + 2 планки по 512MB в двухканальном режиме.

 

У меня вот что: Core Duo T7500 (2Ghz)

память 2Гб, вроде, одна планка

ОС: ASP Linux 14, ядро 2.6.26

ModelSim 6.5a

Изменений в код и do файл не вносил.

 

Вопрос, собственно такой: это что, Core Duo на столько быстрее Pentium D?

Или моделсим на Pentium D принципиально тормозит?

 

Кстати, интересный момент заметил: Process time 0.14 seconds - число не точное, а варьируется от 0.13 до 0.15. Похоже что в это время что-то ещё включено. Т.е., наверное, надо не такие короткие тесты сравнивать, а, там, на час, например. Чтобы с секундомером замерять, а не то что программа выдасть. Хотя, могу и ошибаться. Может это из-за того, что линукс это многозадачная система.

 

2. И второй вопрос: данная ветка посвящена производительности, так почему сравнивается Questa а не ModelSim??? Я запустил этот-же тест и на квесте, тезультат тот-же, но это же всё равно не правильно! моделсим - для моделирования - надо побыстрее. А квеста для хитровыделанной верификации, в ней главное не скорость моделирования, а производительность труда. У неё и цена соответствующая.

Share this post


Link to post
Share on other sites
Вопрос, собственно такой: это что, Core Duo на столько быстрее Pentium D?

 

чуть позже сравню более новую квесту и альдек (6.4c vs 8.1sp2) на другой машине, результаты выложу.

 

Т.е., наверное, надо не такие короткие тесты сравнивать, а, там, на час, например. Чтобы с секундомером замерять, а не то что программа выдасть.

 

двумя постами ниже написано как сделать тест на полчаса/пару минту и дан расклад по производительности при выводе разных типов логов.

 

данная ветка посвящена производительности, так почему сравнивается Questa а не ModelSim??? Я запустил этот-же тест и на квесте, тезультат тот-же, но это же всё равно не правильно! моделсим - для моделирования - надо побыстрее. А квеста для хитровыделанной верификации, в ней главное не скорость моделирования, а производительность труда. У неё и цена соответствующая.

 

вот когда фирма ментор, не будет зажимать опции SystemVerilog IEEE1800 Verification и Constrained-Random Test Generation/Assertion-Based Verification в моделсиме и писать в прайсах что то типа вот этого "Система моделирования на языке VHDL и Verilog (полнофункциональная версия) - ModelSim SE MixedHDL Ap SW" (хочу отметить что SV здесь нет), тогда и будет он предметом исследования. И я сильно сомневаюсь что ментор настолько богат что бы поддерживать разработку двух разных движков симуляторов, оплачивать разные команды разработчиков, тестеров, инженеров поддержки и т.д.. ИМХО движок в этих продуктах одинаковый, так же как у фирмы альдек в ривере/активе.

Share this post


Link to post
Share on other sites
вот когда фирма ментор, не будет зажимать опции SystemVerilog IEEE1800 Verification и Constrained-Random Test Generation/Assertion-Based Verification в моделсиме и писать в прайсах что то типа вот этого "Система моделирования на языке VHDL и Verilog (полнофункциональная версия) - ModelSim SE MixedHDL Ap SW" (хочу отметить что SV здесь нет), тогда и будет он предметом исследования. И я сильно сомневаюсь что ментор настолько богат что бы поддерживать разработку двух разных движков симуляторов, оплачивать разные команды разработчиков, тестеров, инженеров поддержки и т.д.. ИМХО движок в этих продуктах одинаковый, так же как у фирмы альдек в ривере/активе.

 

Движок один и тот-же, согласен - это факт. И мой тест это подтвердил.

 

Просто если вам ножен Sv, то тогда и тесты надо выкладывать на Sv. Я не понимаю вашу логику.... "мне нужно одно" (язык SystemVerilog) а "сравнивать буду другое" (язык Verilog).

Это тоже самое что сказать: мне нужна более как можно более быстрая машина и для этого я купил LancerEvoloution, но мой выбор хреновый, т.к. я сравнил Простой Lancer с двиглом 1.6 - он ваще не едет. Бред? Бред!

 

чуть позже сравню более новую квесту и альдек (6.4c vs 8.1sp2) на другой машине, результаты выложу.

 

Ну тогда уж 6.5 надо...

 

И не квету а моделсим! сколько раз повторять...

 

Или тогда расскажите чем альдек превосходит моделсим и почему его надо сравнивать именно с квестой?

 

Здесь вопрос не технический - здесь вопрос цены и производительноси труда.

Share this post


Link to post
Share on other sites
Движок один и тот-же, согласен - это факт. И мой тест это подтвердил.

 

так зачем тогда нужен модесим? не все ли равно в составе какого софта тестировать одинаковый движок? Или вы думаете что разработчики ментора, настолько не проффесионально запихали движок в квесту что замедлили его раза в 2-3?

 

Просто если вам ножен Sv, то тогда и тесты надо выкладывать на Sv. Я не понимаю вашу логику.... "мне нужно одно" (язык SystemVerilog) а "сравнивать буду другое" (язык Verilog).

 

странно слышать это от вас. verilog полностью вошел в состав system verilog и потому утверждать что верилоговские модули плохо гонять на SV симуляторе это извините меня бред. Повторюсь еще раз, модуль написанный на чистом верилоге автоматом является модулем написанном на SV (при условии что вы не назвали переменные ключевыми словами конечно). Зачем мне нужен SV, потому что у меня все на нем написано и RTL и верификация, причем верификация есть как в старом, верилоговском стиле, так и в новом ООПовском. Потому тул для моей работы должен поддерживать как rtl SV, так и верификацию SV. Чего в моделсиме нет, а есть только в квесте.

 

Теперь почему взят был именно такой тест, потому как этот проект есть у каждого кто хоть раз ставил альдек, он был там еще с версии 6.1, написан в простом стиле и потому не может быть предвзятого отношения к этому коду, мол "вы специально так написали что ментор проигрывает".

 

Ну тогда уж 6.5 надо...

 

в 6.5 есть задокументированные уважаемым CaPpuCcino глюки с обработкой событийной модели ядром симлуятора. Поэтому как инструмент он не рассматривается, из того что есть последнее под руками это 6.4с.

 

И не квету а моделсим! сколько раз повторять...

 

у меня нет моделсима, качать его я не вижу смысла и не собираюсь, по причинам указанным выше.

 

Или тогда расскажите чем альдек превосходит моделсим и почему его надо сравнивать именно с квестой? Здесь вопрос не технический - здесь вопрос цены и производительноси труда.

 

для меня я уже указал причину не приемлимости моделсима, банальный базовый альдек (Active-HDL Designer Edition (DE)) может обеспечить мне поддержку SV (пусть и более бедную), а базовый моделсим, который стоит в 2 раза дороже нет. Нужно брать квесту которая будет стоить много дороже. При этом я пользовался обеими системами и не могу сказать что функциональная отладка в альдеке менее производительна и геморройная чем в менторе.

 

 

ЗЫ. если хотите я выкладывал здесь SV код RC4 кодера, накачать его рандомными данными и логами на SV, что бы тест длился минут 5-10 не проблема. этот тест вы засчитаете за SV ? Но думаю что основные временные соотношения не изменяться.

Share this post


Link to post
Share on other sites
так зачем тогда нужен модесим? не все ли равно в составе какого софта тестировать одинаковый движок? Или вы думаете что разработчики ментора, настолько не проффесионально запихали движок в квесту что замедлили его раза в 2-3?

 

Ну я-же написал в своём сравнении что результаты в квесте и моделсиме одинаковые.

 

 

странно слышать это от вас. verilog полностью вошел в состав system verilog и потому утверждать что верилоговские модули плохо гонять на SV симуляторе это извините меня бред. Повторюсь еще раз, модуль написанный на чистом верилоге автоматом является модулем написанном на SV (при условии что вы не назвали переменные ключевыми словами конечно). Зачем мне нужен SV, потому что у меня все на нем написано и RTL и верификация, причем верификация есть как в старом, верилоговском стиле, так и в новом ООПовском. Потому тул для моей работы должен поддерживать как rtl SV, так и верификацию SV. Чего в моделсиме нет, а есть только в квесте.

 

Ну да, вошёл в verilog в system verilog. Но вы уверены что его моделируют одни и те-же, не знаю как сказть... блоки, чтоли... счётного ядра квесты? А зачам тогда ключ -sv ?

 

Я понимаю что лично вам нужен Sv. Но для моделирования предложенного вами теста-то он не нужен? Правильно? И для этого примера можно использовать ModelSim. Можно ведь? У меня работает!

 

Ещё раз повторю - вопрос не технический. Даже если вы физически используете инсталлированную программу Questa, но моделируете только то что поддерживается в ModelSim (ваш тестовый примерчик), то по факту вы используете ModelSim. Questa - это моделирование проекта в котором используются конструкции из раздела SystemVerilog Verification.

 

 

 

Теперь почему взят был именно такой тест, потому как этот проект есть у каждого кто хоть раз ставил альдек, он был там еще с версии 6.1, написан в простом стиле и потому не может быть предвзятого отношения к этому коду, мол "вы специально так написали что ментор проигрывает".

 

Идея понятна. Но я и не говорил что код плохой, т.к. лично меня это вообще мало волнует, ибо нет времени ещё и разбираться какой стиль кода для каких симуляторов лучше подходит. Наверное ни кто не будет спорить что каждый разработчик всегда подберёт такой тестбенч, что его симулятор будет самым быстрым. Например, я видел тесты где ModelSim обыгрывает более чем в 2 раза всех остальных, в т.ч. и после синтеза и с таймингами. Но я -же об этом молчу. Хотя могу вспомнить былое и найти таковые, если кому интересно. Просто мне интересно другое.

 

 

в 6.5 есть задокументированные уважаемым CaPpuCcino глюки с обработкой событийной модели ядром симлуятора. Поэтому как инструмент он не рассматривается, из того что есть последнее под руками это 6.4с.

 

эээ.... А ссылки на примеры не подкините?

 

у меня нет моделсима, качать его я не вижу смысла и не собираюсь, по причинам указанным выше.

 

Повторюсь - качать и не надо. Просто в данном конкретном примере то в чём воделируется этот пример более правильно называть modelsim ибо расширения относящиеся к квесте не затрагиваются.

 

для меня я уже указал причину не приемлимости моделсима, банальный базовый альдек (Active-HDL Designer Edition (DE)) может обеспечить мне поддержку SV (пусть и более бедную), а базовый моделсим, который стоит в 2 раза дороже нет. Нужно брать квесту которая будет стоить много дороже. При этом я пользовался обеими системами и не могу сказать что функциональная отладка в альдеке менее производительна и геморройная чем в менторе.

 

ModelSim тоже поддерживает SV - "(пусть и более бедную)"- как вы сказали.

Т.е. вопрос можно свормулировать так: приведите пример конструкций SV поддерживаемых в Active-HDL но не поддерживаемых ModelSim.

 

НЕ УТВЕРЖДАЮ!!!! что таких примеров нет (а то сейчас опять накинутся что я MS хвалю)!!!

Возможно есть, но мне не известны.

 

ЗЫ. если хотите я выкладывал здесь SV код RC4 кодера, накачать его рандомными данными и логами на SV, что бы тест длился минут 5-10 не проблема. этот тест вы засчитаете за SV ? Но думаю что основные временные соотношения не изменяться.

 

Ну если там расширение у файла .sv, то кончно :biggrin:

 

А кроме шуток, этот кодек в Active-HDL моделируется?

Если да, то, конечно, итересно было-бы сравнить. С чем?

А вот с чем: если этот-же кодек заработает с MS - то с моделсимом, а, вот, если нет - тогда уже с квестой.

Edited by al1

Share this post


Link to post
Share on other sites
Ну да, вошёл в verilog в system verilog. Но вы уверены что его моделируют одни и те-же, не знаю как сказть... блоки, чтоли... счётного ядра квесты? А зачам тогда ключ -sv ?

 

для себя я сделал вывод что да, ключ -sv используется для включения режима компиляции vlog кода с sv расширениями, а не для включения режима симуляции sv. все компилируется в бинарную либу, которая потом исполняется на движке симулятора. Несмотря на то, что по идее событийная модель sv отличается от v, есть у меня подозрение что в менторе они играются на одинаковой событийной модели.

 

И для этого примера можно использовать ModelSim. Можно ведь? У меня работает!

 

можно, потому я и конкретизирую название программного инструмента, который использую.

 

Questa - это моделирование проекта в котором используются конструкции из раздела SystemVerilog Verification.

 

          assert (std::randomize(delay) with {delay dist {0 := 1, !0 :/ 2};}) else 
            $error ("random delay generate error");

 

вот этот код будет выполнен программным инструментом под названием моделсим? очень часто использую для моделирования V/SV/VHDL кода.

 

Например, я видел тесты где ModelSim обыгрывает более чем в 2 раза всех остальных, в т.ч. и после синтеза и с таймингами. Но я -же об этом молчу. Хотя могу вспомнить былое и найти таковые, если кому интересно.

 

давайте выкладывайте, чем больше мы наберем базу примеров, тем лучше. можно будет даже таблицу как на сахаре для МК сделать с эталонными примерами и результатами.

 

эээ.... А ссылки на примеры не подкините?

 

пользуйте поиск или спросите CaPpuCcino, он на эту тему, скорее всего подписан.

 

Просто в данном конкретном примере то в чём воделируется этот пример более правильно называть modelsim ибо расширения относящиеся к квесте не затрагиваются.

 

хорошо, впредь буду говорить симуляторы ментора

 

ModelSim тоже поддерживает SV - "(пусть и более бедную)"- как вы сказали.

 

можно подробнее ? вот ответ официального представителя фирмы ментор в россии :

 

Добрый день!

 

Для FPGA возможно будет достаточно ModelSim PE (зависит от конкретной серии). Правда он не поддерживает SystemVerilog и требуется отдельная опция для SystemC.

 

+ документы ModelSim 6.5 Series Product Comparison и Questa 6.5 Series Product Comparison в котором черным по белому написано что SystemVerilog IEEE1800 Verification не поддерживается в ModelSim SE даже за доплату.

 

+ прайс на ментор, в котором базовая позиция поддерживает только один язык Система моделирования на языке VHDL или Verilog (полнофункциональная версия) - ModelSim SE/VHDL (or Verilog) Ap SW

а расширенная позиция Система моделирования на языке VHDL и Verilog (полнофункциональная версия) - ModelSim SE MixedHDL Ap SW не содержит даже упоминания о поддержке SV

 

сравните с прайсами и функциональностью продуктов компании альдек

 

Ну если там расширение у файла .sv, то кончно :biggrin:

 

читайте код, в коде явно видно использование sv конструкций, которые с успехом есть такой бесплатный тулз как квартус

 

А кроме шуток, этот кодек в Active-HDL моделируется?

Если да, то, конечно, итересно было-бы сравнить. С чем?

А вот с чем: если этот-же кодек заработает с MS - то с моделсимом, а, вот, если нет - тогда уже с квестой.

 

хорошо, я подготовлю рандомизированный тест этого кодека, который будет моделироваться в квесте и альдеке, а уж вы проверьте его в моделсиме.

 

ЗЫ. и для корректности сравнения поставте себе альдек, что бы было с чем сравнивать скорость.

 

 

ЗЗЫ. я не утверждаю что альдек круче, но его инструменты более сбалансированны по цене и возможностям, и работают не намного хуже, а иногда и даже лучше.

Share this post


Link to post
Share on other sites
          assert (std::randomize(delay) with {delay dist {0 := 1, !0 :/ 2};}) else 
             $error ("random delay generate error");

 

вот этот код будет выполнен программным инструментом под названием моделсим? очень часто использую для моделирования V/SV/VHDL кода.

 

Скорее всего не будет, но он и в альдеке не промоделируется?

 

давайте выкладывайте, чем больше мы наберем базу примеров, тем лучше. можно будет даже таблицу как на сахаре для МК сделать с эталонными примерами и результатами.

 

"№;%:?*?:%;№"№;

Ну ладно, я сам напросился, надо былао промолчать. :(

Ок, постараюсь на следующей недели вспомнить где я их видел и выложить.

 

 

можно подробнее ? вот ответ официального представителя фирмы ментор в россии :

 

 

 

+ документы ModelSim 6.5 Series Product Comparison и Questa 6.5 Series Product Comparison в котором черным по белому написано что SystemVerilog IEEE1800 Verification не поддерживается в ModelSim SE даже за доплату.

 

+ прайс на ментор, в котором базовая позиция поддерживает только один язык Система моделирования на языке VHDL или Verilog (полнофункциональная версия) - ModelSim SE/VHDL (or Verilog) Ap SW

а расширенная позиция Система моделирования на языке VHDL и Verilog (полнофункциональная версия) - ModelSim SE MixedHDL Ap SW не содержит даже упоминания о поддержке SV

 

сравните с прайсами и функциональностью продуктов компании альдек

 

Про прайсы, извините, не комне, а, вот, ModelSim 6.5 Series Product Comparison, это тот файл что я приаттачил?

Там же две строчки?:

SystemVerilog IEEE1800 Design и

SystemVerilog IEEE1800 Verification

 

SystemVerilog IEEE1800 Verification - действительно тока в квесте, а

SystemVerilog IEEE1800 Design - я всегда считал что должен быть эквивалентен альдеку

 

Опять же лично я, для себя образно разделяю: Design - это классы, а Verification - это ассерты

Могу и ошибаться.

 

хорошо, я подготовлю рандомизированный тест этого кодека, который будет моделироваться в квесте и альдеке, а уж вы проверьте его в моделсиме.

 

Ну, вот, это дело!

И если какие конструкции заработают в альдеке, но не заработают в моделсиме - вот тогда и можно будет говорить что альдек лучше (ибо квеста дороже).

 

ЗЫ. и для корректности сравнения поставте себе альдек, что бы было с чем сравнивать скорость.

 

Согласен, это, как бы, надо сделать. Но толку? Я же всё равно не смогу опубликовать результаты исследований.

И самое главное - я же не ставлю под сомнение ваши результаты. И, потом, я не могу быть специалистом во всём. (Точнее, могу, конечно, но тогда я буду плохим специалистом (и нервным :) ))

Лучше я, действительно, потрачу время на поиск тестбенчей где MS быстрее всех, а вы подтвердите или опровергните. По моему пользы больше будет.

QuestaCompare20090416.pdf

Share this post


Link to post
Share on other sites

Обратился к гуру по поводу обещанного мной примера, естественно свои ни кто не даёт, но посмотрели выложенный в этой ветке modelsim.zip и, в итоге, в качестве примера который моделируется быстрее всех именно в ModelSim-е выкладываю модифицированный uut.v из того-же modelsim.zip, который ранее почему-то был признан как более быстрый в альдек.

 

В модифицированном uut.v

1. время моделирования (строка 50) увеличено до 112000*1000000000, я пытался и больше, но возникает ошибка что превышен порог 32-х битного значения и

2. закомментирован вывод в консоль (строка $fmonitor).

 

Результат - время моделирования варьируется от

# Process time 0.01 seconds

до

# Process time 0.00 seconds

 

Почему нужно нужно отключить $fmonitor?

 

1. это системный вызов, т.е. вызов функции операционной системы, а за скорость работы ВАШЕЙ операциооной системы разработчики не могут отчитываться. Подтверждением этого является тот факт, что моделирование со ВКЛЮЧЕННЫМ $fmonitor на моём компьютере работает существенно (в несколько раз) быстрее чем при первоначальном моделировании выполненном товарищем des00. Объяснить это только тем что я использовал более мощный компьютер нельзя!!! Сравните конфигурации. Тогда-бы у меня моделирование выполнялось на 30%, ну на 50% быстрее, но не в несколько раз! Объяснение оно - я использовал линукс, а в линкусе конкретно этот системный вызов ($fmonitor) выполняется быстрее.

 

2. само сравнение со включенным $fmonitor с альдеком является не корректным, т.к. моделсим, не сильно заморачиваясь выводит суммарное время моделирования, включая время на ожидание завершения системных функций, а как можно предположить из отчётов альдека - он вычленяет только то время которое тратится именно на сам процесс моделирования.

 

Итог: как видно из результатов сравнения опубликованных выше по этой теме - в примере modelsim.zip моделсим на один или несколько порядков работает быстрее.

 

Итог 2: на данном форуме несколько раз возникали отзывы о сравнении производительности утверждающие что ModelSim самый медленный симулятор, например, при моделировании после синтеза и с задержками. Как видно из единственного выложенного примера, скорее всего эти сравнения проводились с неверно сконфигурированным проектом.

uut.v

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this