[AlexZabr 0]

Сейчас на работе уведомили с Латтиса насчет новй версии ispLever (7.1). Пока работаю в 7.0.

Почитал ее новости - оказывается Латтис отказались от ModelSim OEM в пакете ispLever в пользу Aldec Active-HDL. Они утверждают что последний быстрее работает (ModelSim OEM сознательно замедлен).

Вопрос в том: насколько Aldec хорош по сравнению с МодельСимом ? Стоит ли переходить на Active-HDL ?

Какие мнения ?

[Postoroniy_V 0]

Сейчас на работе уведомили с Латтиса насчет новй версии ispLever (7.1). Пока работаю в 7.0.

Почитал ее новости - оказывается Латтис отказались от ModelSim OEM в пакете ispLever в пользу Aldec Active-HDL. Они утверждают что последний быстрее работает (ModelSim OEM сознательно замедлен).

Вопрос в том: насколько Aldec хорош по сравнению с МодельСимом ? Стоит ли переходить на Active-HDL ?

Какие мнения ?

если планируете использовать только VHDL, а не системверилог, то проблем не возникнет.

моё мнение моделсим всё же лучше чем альдек, но моделсим это моделятор! А альдек это очень мощный design entry tool+моделятор.

по поводу скорости моделирования обоих тулов поищите по форуму :-)

[AlexZabr 0]

если планируете использовать только VHDL, а не системверилог, то проблем не возникнет.

моё мнение моделсим всё же лучше чем альдек, но моделсим это моделятор! А альдек это очень мощный design entry tool+моделятор.

по поводу скорости моделирования обоих тулов поищите по форуму :-)

 

Спасибо.

Я-то в принципе работаю только на VHDLе (может будет с перемешку со schematic для иерархий), переход на Verilog/SystemVerilog пока не планирую, но будущее-то одному богу изветсно... ;)

Design entry - т.е. у него есть возможность ввода дизайна (текстовый для кода и schematic) ? Или есть у него и встроенный синтезатор (либо Aldec он как среда, т.е. подключаются внешние синтезаторы) ?

Ибо в плане ввода - не уверен насчет added value такогй опции, я вполне удовлетворен обычными текстовыми редакторами (пользую Notepad++).

Кстати в ModelSimе тоже ведь есть редактор для ввода кода, и компилятор тоже (но есно не синтез)...

 

Впрочем надеюсь инсталляция новой версии ispLevera не стирает и не портит предыдущую, тогда инсталлирую и попробую несколько дисайнов там и там...посмотрим что получим...

[rozen 0]

REALNO ActHDL bistree i menee kaprizen sam rabotaet bistree i v obwem na urovne FPGA-CPLD vpolne dostato4en.

[AlexZabr 0]

REALNO ActHDL bistree i menee kaprizen sam rabotaet bistree i v obwem na urovne FPGA-CPLD vpolne dostato4en.

 

Спасибо за мнение.

А что значит на урвоне FPGA-CPLD ? Какой еще уровень требуется для FPGA/CPLD dev. tools ?

[aat_81 0]

Могу сказать одну багу в активе, невозможно промоделировать двунаправленную шину если она подтянута резистором. Как я не пытался у меня ничего не вышло, перекомпилирование библиотеки XILINX тоже эффекта не дало. Может быть для других производителей все нормально но в XILINX не получится при использовании 7.2. Моделсим же без проблем проглатывает такую ситуацию

[Postoroniy_V 0]

Спасибо.

Я-то в принципе работаю только на VHDLе (может будет с перемешку со schematic для иерархий), переход на Verilog/SystemVerilog пока не планирую, но будущее-то одному богу изветсно... ;)

Design entry - т.е. у него есть возможность ввода дизайна (текстовый для кода и schematic) ? Или есть у него и встроенный синтезатор (либо Aldec он как среда, т.е. подключаются внешние синтезаторы) ?

Ибо в плане ввода - не уверен насчет added value такогй опции, я вполне удовлетворен обычными текстовыми редакторами (пользую Notepad++).

Кстати в ModelSimе тоже ведь есть редактор для ввода кода, и компилятор тоже (но есно не синтез)...

 

Впрочем надеюсь инсталляция новой версии ispLevera не стирает и не портит предыдущую, тогда инсталлирую и попробую несколько дисайнов там и там...посмотрим что получим...

 

вот тут пишут зарубежные товарищи

http://www.deepchip.com/items/0445-07.html

про то что такое актив хдл читайте на его родном сайте www.aldec.com :)

[des00 25]

таки решил добавить свои 5 капель

 

работал 3 года с альдеком, но когда он мне гордо заявил что не знает что такое класс и заставил меня день искать проблему его падения из-за меток(!!!), при работе с абстрактными интерфейсам (сам альдек признал эту проблему и сказал подождите месяца 3 следующего релиза), я переполз на квесту.

 

Правда все руки не доходят переползти на VCS.

 

С точки зрения юзер френдли данный продукт сильно проигрывает альдеку ( а что еще ожидать от оболочки на тикле), но с точки зрения поддержки полноты стандарта на SV он сильно выигрывает.

 

Но он и не позиционируется как IDE, it's just a simulator и без умения пользования скриптами он будет только тормозить работу.

 

ИМХО я возможно вернусь на альдек, но не раньше чем что то вроде вот этого

 

          assert (std::randomize(delay) with {delay dist {0 := 1, !0 :/ 2};}) else 
            $error ("random delay generate error");

      assert ( std::randomize(read_tr_max_num) with {read_tr_max_num inside {[1:sequental_tr_max_num]};} );

class 
....
    constraint cola_constraint { (burst_random_mode != 0) -> 
      (burst == 1)  -> (cola[0]   == 0);
      (burst == 3)  -> (cola[1:0] == 0);
      (burst == 7)  -> (cola[2:0] == 0);
      (burst == 15) -> (cola[3:0] == 0);    
    }

    constraint burst_order {solve burst before cola; } 
.....
endclass

 

будет им собрано и смоделировано без падений.

 

еще в альдеке напрягало не понимание unique/priprity и fork/join_none

 

 

Насчет скорости моделирования ИМХО вы просто не умеете его готовить. грамотное использование техни к оптимизации и настроек запуска проекта в моделсиме позволяет сильно уменьшить время моделирования (увеличить скорость моделирования).

 

 

Насчет удобности работы : берем слик эдит, пристегиваем к нему моделсим - получаем нормальную рабочую ИДЕ, пишем скрипты запуска или батники синтезатора, мапера и прочего и работаем с консоли без каких либо проблем.

 

 

Удачи !!!

[AlexZabr 0]

т

Насчет скорости моделирования ИМХО вы просто не умеете его готовить. грамотное использование техни к оптимизации и настроек запуска проекта в моделсиме позволяет сильно уменьшить время моделирования (увеличить скорость моделирования).

 

Мой мизерный (пока) опыт с данных областях пока не позволяет углубляться в заумные обсуждения. Насчет скоростей то что знаю это то что ModelSim OEM действительно медлен в симуляциях сложных проэктов. Замедлен сознательно Ментором (OEM версия идет с IDE софтом производителей) в целях пробуждения целесообразности покупки полной версии МодельСима у клиентов.

 

В лечких проэктах оно не заметно, и OEM вполне ОК, но вот что-то массивное - тут уже время симуляции начинает сильно действовать на нервы (у меня один из проэктов - видео, симуляция нескольких фреймов занимает до 40 минут)...К сожаления не пробовал пока полный ModelSim на то-же самое, возможно он съел бы гораздо быстрее, но возможно Aldec меньше будет страдать замедлением OEM относительно не OEM...что было-бы весьма отрадно...

[vladz 0]

Саша Z,

Modelsim в ispLEVER будет поддерживаться еше 1 год. В дистрибутив версии 7.1 он не входит, но до 1 мая Modelsim 7.1 для можно было скачать с сайта Lattice. Думаю и сечас если хорошо попросить то дадут выкачать.

По поводу скорости работы Modelsim ОЕМ то-ли в 3 то-ли в 4 раза медленнее полной версии.

Aldec ОЕМ в 7.1 тоже будет сильно урезанным, так что не обольщайтесь, это будет далеко не полная версия. На следующей неделе придет диск, погляжу, что это такое.

Lattice просто пытается сэкономить деньги, хотя признает что 80-90% клиентов используют именно Modelsim.

[AlexZabr 0]

Саша Z,

Modelsim в ispLEVER будет поддерживаться еше 1 год. В дистрибутив версии 7.1 он не входит, но до 1 мая Modelsim 7.1 для можно было скачать с сайта Lattice. Думаю и сечас если хорошо попросить то дадут выкачать.

По поводу скорости работы Modelsim ОЕМ то-ли в 3 то-ли в 4 раза медленнее полной версии.

Aldec ОЕМ в 7.1 тоже будет сильно урезанным, так что не обольщайтесь, это будет далеко не полная версия. На следующей неделе придет диск, погляжу, что это такое.

Lattice просто пытается сэкономить деньги, хотя признает что 80-90% клиентов используют именно Modelsim.

 

Да, вполне вероятно.

В принципе верися самого ModelSim OEM в пакете особой роли не играет. А насчет урезанного Aldec - логично, ибо цены пакета Lattice сильно отличаютс яот полных версий ModelSim и вероятно Aldecа.

Ладно, посмотрим. Получим ispLever 7.1, прогоним 1-2 проэкта в МодельСиме ОЕМ и Алдеке и посмотрим кто-кого...

[konstantinkovylin 0]

Думаю даже при хороших настройках моделсима он проиграет по скорости актив-hdl. Сравнивал пару лет назад актив-аждл 7.0 и моделсим полный 6.0 написав специальный тестовый пример на верилоге. Симуляция была функциональная. На память скажу около 5-ти раз или 3х раз. Поэтому и версия про ОЕМ замедление моделсима мне кажется надуманной ) - моделсим просто медленный.

 

Справедливости ради скажу, что в реальной работе использовал только моделсим, тк с ним в квартусе удобнее было ...

 

А в сети уже появился ispLever 7.1 ?

Изменено 26 мая, 2008 пользователем Ковылин_Константин

[des00 25]

Ради спортивного интереса взял альдековский стандартный пример HEX2BIN.

 

чуть поправил файл тестбенча заменил строку

 #11200 $finish;

на

 #112000 $finish(2);

+ чуть поправил скрипты

 

итоги работы

 

альдек 7.3

 

# RUNTIME: RUNTIME_0068 $finish called.

# RUNTIME: RUNTIME_0069 CPU time - 0.18s system + 0.01s user = 0.19s total.

# KERNEL: Time: 112 us, Iteration: 0, TOP instance, Process: #INITIAL#49_5.

 

квеста 6.3f

 

# ** Note: Data structure takes 1572880 bytes of memory

# Process time 0.41 seconds

# $finish : E:/work_des00/Project/aldec_test/modelsim/uut.v(50)

# Time: 112 us Iteration: 0 Instance: /UUT

 

на данном примере альдек более чем в 2 раза обошел квесту. Ндя если топ продукт тормозит, то что же с OEM будет.

 

примеры прилагаю, можете у себя попробывать

 

 

ЗЫ. у кого есть ривера, нц верилог, вцс и верилятор, если не ломает, сообщите результат запуска теста.

modelsim.zip

aldec.zip

[id_gene 0]

NCV 05.00

batch mode

CPU Usage - 0.2s system + 0.5s user = 0.7s total (9.6s, 7.3% cpu)

MT SE PLUS 6.0d

batch mode

Process time 0.87 seconds

GUI mode (WTF?)

Process time 0.67 seconds

 

После чего я выключил вывод в файл (и в консоль тоже).

ncv batch

CPU Usage - 0.1s system + 0.1s user = 0.2s total (2.5s, 6.9% cpu)

MT batch

Process time 0.02 seconds

MT GUI

Process time 0.03 seconds

Сам тест идет несколько секунд, и, похоже, как раз это и показывает НЦ в скобках. Моделсим показывает что? Время компиляции?

 

ps регулярно натыкаюсь на утверждения, что НЦ лучше других для нетлистов с таймингами. А это совсем другие тесты.

pps других машин, с установленными одновременно симуляторами нет, а эти весьма старые.

[des00 25]

Занятные результаты.

 

По стандарту вызов функции $finish с параметром 2 должен выкинуть в лог сообщение о :

Prints simulation time, location, and statistics about the memory and CPU time used in simulation

 

Насчет отключения файлового и консольного ввода вывода провел несколько замеров, но что бы время симуляции было не нулевое модернизировал тест

 

initial begin 
//  repeat (10000000) @(posedge CLK); 
  repeat (1000000) @(posedge CLK); 
  $finish(2);
end

 

результаты

 

1. отключено все

Process time 10.44 seconds

RUNTIME_0069 CPU time - 7.73s system + 0.04s user = 7.77s total.

 

+ 25 % aldec win

 

2. включен вывод в файл

Process time 81.69 seconds

CPU time - 70.18s system + 2.18s user = 72.36s total.

 

+ 16 % aldec win

 

3. включен вывод в консоль + время моделирования уменьшено в 10 раз

Process time 77.88 seconds

CPU time - 32.12s system + 1.07s user = 33.19s total.

 

+ 140 % aldec win

 

4. включено оба канала вывода

Process time 80.72 seconds

CPU time - 34.57s system + 1.67s user = 36.24s total.

 

+ 130 % aldec win

 

 

Если я правильно трактую результаты то выводы в консоль из тестбенчей зло, лучше тогда уже в файл писать. Ну и похоже что оптимизатор у альдека все же получше чем у квесты.

 

 

ЗЫ. Замеры были на машине Pentium D 2.8GHz + 2 планки по 512MB в двухканальном режиме. Весь софт работал в GUI режиме.