[Konstantin_Alexandrovich 0]

Скажите, пожалуйста

 

Как можно обойти ограничение длины 1024 отвода при реализации посредством CoreGenerator при создании Distributed Arithmetic FIR?

 

 

P.S. кроме случая написания собственного VHDL...

[Ender 0]

Скажите, пожалуйста

 

Как можно обойти ограничение длины 1024 отвода при реализации посредством CoreGenerator при создании Distributed Arithmetic FIR?

P.S. кроме случая написания собственного VHDL...

Насколько я понимаю, никак... Вы понимаете, сколько ресурсов потребуется для реализации такого КИХ-а? Даже при близких к идеальным вам потребуется всего-лишь для одного КИХ практически все ресурсы ПЛИС класса Virtex-4 40-60-й серий. А они стоят в районе 1000 долларов - один кристалл.

 

Если вам КИХ нужен для обработки сигналов с широкой базой, например.. Может быть, будет значительно дешевле и концептуально правильней сделать систему синхронной и использовать корреляторы вместо КИХ-ов? Если же для каких-то других целей.. возможно, опишите и можно будет найти другой вариант решения проблемы.

[Konstantin_Alexandrovich 0]

Если подавать отсчёты со частотой 300МГц и обрабатывать на этой же частоте, т.е. 1 отсчёт на входе => один уже обработанный на выходе, то Вы правы - затраты ресурсов велики, но что если...

 

имеется информационный сигнал с полосой 1кГц, расширенный(DSSS) до 1МГц (в 1000раз)?

 

Тогда в CoreGenerator можно указать, сколько используется тактов клока, для формирования одного выходного отсчёта(укажем 1:10). При этом, если отсчёты на вход подавать с частотой 1 МГц, а сам DA FIR тактировать 100МГц, то 1024-отводный фильтр занимает около 5-10% Virtex4SX35...

 

Отсюда вывод - длинный DA FIR мог бы уместиться, и расширять 1кГц можно было бы до 10МГц и более, если б не ограничение в самом интерфейсе CoreGenerator'а...

 

Вопрос открыт...

[Самурай 12]

Если подавать отсчёты со частотой 300МГц и обрабатывать на этой же частоте, т.е. 1 отсчёт на входе => один уже обработанный на выходе, то Вы правы - затраты ресурсов велики, но что если...

 

имеется информационный сигнал с полосой 1кГц, расширенный(DSSS) до 1МГц (в 1000раз)?

 

Тогда в CoreGenerator можно указать, сколько используется тактов клока, для формирования одного выходного отсчёта(укажем 1:10). При этом, если отсчёты на вход подавать с частотой 1 МГц, а сам DA FIR тактировать 100МГц, то 1024-отводный фильтр занимает около 5-10% Virtex4SX35...

 

Отсюда вывод - длинный DA FIR мог бы уместиться, и расширять 1кГц можно было бы до 10МГц и более, если б не ограничение в самом интерфейсе CoreGenerator'а...

 

Вопрос открыт...

 

Разбейте фильтр на два,три,... и включайте их последовательно/параллельно. Или пишете сами на VHDL/Verilog.

[des00 25]

ИМХО если есть расчитанные коэффициенты вопрос создания многотактового FIRа дело 1-2 часов, с примитивнейшим тестбенчем на автоматическую проверку импульсной характеристики.

 

 

Удачи!