[maksya 0]

Доброго времени суток всем присутствующим!

 

Возникла задача разводки PCI-доски с ПЛИС и 4 ИС SDRAM на борту. Структура выглядит следующим образом: 8-разрядная шина данных каждой памяти независимо от других чипов привязана к ПЛИС, а сигналы адреса и управления - общие. Память управляется контроллером, настроенным на работу с 32-разрядной шиной данных. Есть мечта (обусловленная требованием сильных мира сего) разогнать обмен FPGA с памятью до 100 МГц. С вводными пожалуй все...

 

Необходимо подобрать схему согласования вышеназванных компонентов. Натыкался на форуме на сообщения, что проблем вообще нет и без согласования (http://electronix.ru/forum/index.php?showtopic=1803, последний пост). Кроме того, например, в схеме отладочной платы у Altera (stratixii_s180, DSP) 2 чипа памяти подключены к ПЛИС по такой же схеме что у меня, так у них в схеме даже согласующих резисторов нет... Встречал и совершенно противоположные мнения, мол подобная конфигурация вообще не имеет права на существование.

 

Поскольку в последнее время с разводкой плат дел не имел, то многое из того что не выучил уже забыл =) И поднабравшись наглости, решил параллельно с самостоятельным изучением проблемы завести соответствующую тему в форуме. Просьба сильно ногами по лицу не бить, а по возможности кинуть в меня дельными советами.

 

P.S.: варианты модификации архитектуры путем замены на DDR SDRAM чипсы или DIMM-модули просьба не предлагать =) Магии типа "моделирования в HyperLynx" не обучен =( Рассчитываю на что-то вроде Reference Design, чтобы в случае неудачи объяснить руководству, что не я один такой...

[Liseev 0]

Использую подобную связку FPGA + SDR SDRAM.

Для подстраховки заложил резисторы в торец на CAS, RAS и CLK. В результате ставлю только на CLK 33 ома. Память работает на 100 МГц. Тактовая частота берется с внешнего выхода PLL, что есть удобно, так как приходилось подбирать сдвиг по фазе относительно внутренней системной частоты.

[maksya 0]

Использую подобную связку FPGA + SDR SDRAM.

Для подстраховки заложил резисторы в торец на CAS, RAS и CLK. В результате ставлю только на CLK 33 ома. Память работает на 100 МГц. Тактовая частота берется с внешнего выхода PLL, что есть удобно, так как приходилось подбирать сдвиг по фазе относительно внутренней системной частоты.

Речь об одной микросхеме SDRAM? Если да, то это не совсем мой случай... мне нужно добиться синхронного управления контроллером всех четырех микросхем памяти.

[Liseev 0]

У меня их 2. Все управляющие сигналы запаралелены, CLK из FPGA выходит один, далее индивидуально через 33 ома на каждую м/с. А в чем собственно проблема? Управляющие сигналы у вас одни и те же для всех микросхем, CLK один, полная синхронность. Если микросхемы однотипные и читаться они будут синхронно...

[maksya 0]

А в чем собственно проблема? Управляющие сигналы у вас одни и те же для всех микросхем, CLK один, полная синхронность. Если микросхемы однотипные и читаться они будут синхронно...

Работоспособность такой конфигурации с точки зрения функциональности не вызывает сомнений. Ясно что адресные и управляющие (RAS, CAS, WE) линии разделяются между всеми микросхемами памяти...

 

Проблема в том, будет ли на 100 МГц фунициклировать линия, на которую повешено 5 абонентов (в Вашем случае 3)?! Требуется ли при этом выполнять согласование, например, по схеме "звезда" (с равными лучами)... Вообщем проблема схемотехнического характера, собственно почему тема и завелась в форуме по трассировке ПП.

 

P.S.: если не сложно, то киньте сюда скриншот участка с разводкой между FPGA и микросхемами памяти...

[Rex 0]

На 133 МГц у меня на FPGA висело 4 нагрузки и все работает прекрасно. По входу и выходу везде стоят резистивные сборки для согласования. Только шина данных у меня общая была. По идее, надо все согласовать и проблем не будет. Что касается "равных лучей", то для 100 МГц это слишком суровое условие.