[AlexZabr 0]

Есть проэкт где выходной сигнал (bus счетчика) определен как natural с необходимым range.

Функциональная симуляция схожей конструкции давала в МодельСиме выходной сигнал как положено (bus считающего счетчика).

Когда делаю timing simulation - данный bus не показывается в ModelSim единой структурой а только предлагаются сигналы побитно (т.е. например 16 бит отдельно).

С другой стороны, выходной bus изначально определенный как std_logic_vector() показывается нормально как единиая структура.

Означает ли это что при timing simulation нет возможности показывать busы единой структурой если они определены как natural ?

 

Если это так, есть ли восможность либо в ModelSimе специально определить биты шины на единая шина с отображением значений как integer (или natural) либо конвертировать тип сигнала natural в std_logic_vector в коде (VHDL) для отображения в симуляторе ?

 

Спасибо.

[CaPpuCcino 0]

вы же берёте входной файл для временной симуляции с выхода среды разработки - так загляните в сгенерированный средой файл - и всё сразу станет ясно. если среда действительно не поризводит конвертацию из целочисленного типа в векторный, то это как вы понимаете совсем не трудно сделать путём незначитетьной модификации сгенерированного файла (он же на ВХДЛе писан)

[AlexZabr 0]

вы же берёте входной файл для временной симуляции с выхода среды разработки - так загляните в сгенерированный средой файл - и всё сразу станет ясно. если среда действительно не поризводит конвертацию из целочисленного типа в векторный, то это как вы понимаете совсем не трудно сделать путём незначитетьной модификации сгенерированного файла (он же на ВХДЛе писан)

 

Вы имеете ввиду модификацию sdfа ?

[CaPpuCcino 0]

Вы имеете ввиду модификацию sdfа ?

нет сдф содержит только описание задержек на примитивах; он является дополнением к файлу со структурным описанием проекта (примитивы+их соединение, генерируется автоматом, расширение скорее всего что-то типа .vho(?))

[AlexZabr 0]

нет сдф содержит только описание задержек на примитивах; он является дополнением к файлу со структурным описанием проекта (примитивы+их соединение, генерируется автоматом, расширение скорее всего что-то типа .vho(?))

 

Да, спасибо, понял. Посмотрел .vho.

Сейчас говорил на сию тему с саппортом Ментора - они весьма удивились моему исползьванию типа natural и настоятельно не рекоммендовали использовать что-либо кроме std_logic и им подобных в синтезируемых реальных дивайсах. Не совсем понял имеют ли они ввиду что типы кроме std_logic не всегда синтезируемы (либо нормально-синтезируемы) либо что-либо другое, но от греха подальше я изменил типы на обычные std_logic_vector и симулятор это принял показывая шины как положено.

[CaPpuCcino 0]

скорее они имеют ввиду что долгое время синтезаторы были достаточно глупыми и чтобы не сводить их с ума разработчики цифры пользовались исключительно битами и бит-векторами, поэтому при синтезе более высокая абстракция данных у ВХДЛ над старым верилогом преимуществ особых не давала (поэтому и холивор велись не прекращаясь из-за того что никто не чувствовал себя побеждённым). так что это скорее традиция

[AlexZabr 0]

скорее они имеют ввиду что долгое время синтезаторы были достаточно глупыми и чтобы не сводить их с ума разработчики цифры пользовались исключительно битами и бит-векторами, поэтому при синтезе более высокая абстракция данных у ВХДЛ над старым верилогом преимуществ особых не давала (поэтому и холивор велись не прекращаясь из-за того что никто не чувствовал себя побеждённым). так что это скорее традиция

 

Может быть.

Мой стаж в VHDLе слишком мал пока для обсуждения истории такового и т.д. :) , по той-же причине пока стараюсь придерживаться правил, может слишком строгих ан сегодняшний день, но все-таки...

После того как научусь хорошо keep rules можно подумать о об break rules...