[voffka 0]

Описание проблемы:

Разрабатываю устройство на Stratix II. Основная часть логики работает на частоте 125 МГц. Остальная часть работает на 15,30,60 или 100 МГЦ (в зависимости от динамически изменяемой конфигурации). Частоты 15,30,60,100 МГц получаю на выходе PLL (на входе 125 МГц).Необходимо мультиплексировать тактовые частоты на выходе PLL и результат подавать на логику.

 

Вопрос:

Как это реализовать на Verilog'е? Есть ли какие-то подводные камни?

[CaPpuCcino 0]

такие моменты описываются на уровне архитектурных примитивов (low-level primitives). структурным методом описания. смотрите описание заголовков модулей (verilog) таковых примитивов в документации на ваш кристалл (наример Designing with low level primitives. User Guide для общего представления и Stratix II Device Handbook Volume 2 Section I. Clock Management в частности)

[VitalyM4 0]

С мультиплексированием клоков надо быть особо осторожным, переключение надо сделать безглитчевым. А если не секрет можно ли по-подробнее описать логику, может быть имеет смысл использовать один клок и CE??

Изменено 2 ноября, 2007 пользователем -=Vitaly=-

[paradox-17 0]

Существует мегафункция altclkctrl. Идите к МегаВолшебнику (MegaWizzard) и используйте её. Она специально для мультиплексирования клоков и придумана. Кроме того, у PLL альтеры появилась новая фича - динамическая реконфигурация PLL, т.е. коэффициенты умножения/деления указываются в какие-то регистры "на лету". Но, боюсь, что StratixII не умеет такого (видел для 3-го циклона).

И на будущее - чтобы не зависеть от частот, если возможно, делайте Enable. Скорость работы меняйте с помощью этого сигнала, управляя, к примеру простым счетчиком. Удачи.

[caps_lock 0]

h+t+t+p://w+w+w.us.design-reuse.com/articles/article5827.html