[Mavric84 0]

Собстна интересует, а есть ли open-drain у xilinx?

на пример как примитив у альтеры... если нет то какой выход?

[AJIEKCEu 0]

Собстна интересует, а есть ли open-drain у xilinx?

на пример как примитив у альтеры... если нет то какой выход?

Насчет отдельного примитива - не уверен.... Но ведь есть двунаправленные буферы... А значит есть и высокоимпедансное состояние.

 

Например на VHDL

entity open_drain is
port(
  di : in std_logic;
  do : out std_logic
);
end entity;

architecture behavioral of open_drain is
begin

with di select
    do <= '0' when '0',
    'Z' when others;

end behavioral;

 

Может конечно напутал чего.... Но примерно так.

[Mavric84 0]

Насчет отдельного примитива - не уверен.... Но ведь есть двунаправленные буферы... А значит есть и высокоимпедансное состояние.

 

Например на VHDL

entity open_drain is
port(
  di : in std_logic;
  do : out std_logic
);
end entity;

architecture behavioral of open_drain is
begin

with di select
    do <= '0' when '0',
    'Z' when others;

end behavioral;

 

Может конечно напутал чего.... Но примерно так.

 

 

Что то не пойму про буферы?? мне нужен вывод с О.К.... вы хотете сказать что двунаправленный буфер решит ситуацию?? :05:

[DS 0]

Что то не пойму про буферы?? мне нужен вывод с О.К.... вы хотете сказать что двунаправленный буфер решит ситуацию?? :05:

 

Решает ситуацию буфер с тремя состояниями. Вход данных заземляете, на вход разрешения подаете Ваш сигнал.

[Mavric84 0]

Решает ситуацию буфер с тремя состояниями. Вход данных заземляете, на вход разрешения подаете Ваш сигнал.

 

Так и делал... ((( думал есть другой вариант(( все равно спасибо.