FPGA PULLUP PULLDOWN

[VitalyM4 0]

Подскажите зачем нужны PULLUP PULLDOWN в блоках ввода вывода в плисах.

 

Можно кинуть ссылкой!!

 

Спасибо!!

[Doka 0]

ну, повидимому для того, чтобы не вешать внешние резюки для тех же целей (по аналогии с опцией PULLUP на ножках МК)

[VitalyM4 0]

ну, повидимому для того, чтобы не вешать внешние резюки для тех же целей (по аналогии с опцией PULLUP на ножках МК)

 

 

Так а как их юзать и в каких приложениях??? Можно ли к ним достучаться из VHDL ???

[Link 0]

Так а как их юзать и в каких приложениях??? Можно ли к ним достучаться из VHDL ???

 

 

Указывается компонент pullup/pulldown на цепь, подсоединенную к пину.

.

.

.

component pullup

port(

O : out std_ulogic := 'H'

);

end component;

 

.

.

.

 

P0: pullup port map (Signal_name);

.

.

[VitalyM4 0]

Насколько я понимаю в этом случае это равносильно установке сигнала в логическую 1.

 

А в схемах я видел народ юзает сигналы как правило сигналы IRQ, с подтяжкой. Как тогда быть ??

Симулируются ли такие сигналы в симуляторах???

 

Пардон недосмотрел сам дурак!!! Всем спасибо!!!

[Prusak 0]

Описанные на VHDL подтяжки не синтезируются в ISE, но видны на моделировании.

Я обычно не использую отдельный компонент, а просто присваиваю сигналу значение H или L(A_int<=Data;

A_int<='L';).

для синтеза подтяжек можно использовать констрэйн файл.

А как вы описываете подтяжки на VHDL?? Я описал таким образом:

attribute pullup: string;
attribute pullup of GCLK_10MHZ: signal is "true";

В разделе архитектуры. Описанные таким образом синтезируются и в ISE и в кристалле есть. А вообще для xilinx соответствующий раздел Constraints guide, там описаны все способы применения подтяжек.

[andrew_b 0]

А как вы описываете подтяжки на VHDL?? Я описал таким образом:

attribute pullup: string;
attribute pullup of GCLK_10MHZ: signal is "true";

В разделе архитектуры. Описанные таким образом синтезируются и в ISE и в кристалле есть.

Согласитесь, что подтяжки на логику работы цифровой схемы не влияют. Поэтому смысла синтезировать их нет.

[Prusak 0]

А как вы описываете подтяжки на VHDL?? Я описал таким образом:

attribute pullup: string;
attribute pullup of GCLK_10MHZ: signal is "true";

В разделе архитектуры. Описанные таким образом синтезируются и в ISE и в кристалле есть.

Согласитесь, что подтяжки на логику работы цифровой схемы не влияют. Поэтому смысла синтезировать их нет.

Согласен. В предыдущей фразе имел в виду, что ISE не игнорирует такое описание.