[soldat_shveyk 2]

12 minutes ago, RobFPGA said:

включите их в команду аналогично через -L

Не нашел, где это делается. 
Но в файле msim_setup.tcl вижу следующую строку:

set logical_libraries ["work" "work_lib" "altera_ver" "lpm_ver" "sgate_ver" "altera_mf_ver" "altera_lnsim_ver" "cyclone10gx_ver" "cyclone10gx_hssi_ver" "cyclone10gx_hip_ver"]

 

Попробую добавить сюда

[new123 0]

и все таки, как вы запускаете симулятор? вроде видно, что не совсем по мануалу.

[soldat_shveyk 2]

9 minutes ago, soldat_shveyk said:

Попробую добавить сюда

Сработало!  Моделсим запустился и все нарисовал. 

После добавления в этот список:  "twentynm_ver" "twentynm_hssi_ver" "twentynm_hip_ver"  

2 minutes ago, new123 said:

и все таки, как вы запускаете симулятор? вроде видно, что не совсем по мануалу.

Запускаю точно по мануалу. Просто затык был в библиотеках, как оказалось. 

 

[new123 0]

Just now, soldat_shveyk said:

После добавления в этот список:  "twentynm_ver" "twentynm_hssi_ver" "twentynm_hip_ver"  

что то у вас на этапе компиляции генерации не так проходит. Он точно эти либы сам прописывает в msim_setup

[soldat_shveyk 2]

2 minutes ago, new123 said:

что то у вас на этапе компиляции генерации не так проходит.

Черт его знает. 
Это я тестовый проект скачал с сайта и его переделал на Cyclone10GX. 

Сейчас попробую сделать с нуля простой тестовый проект с одним счетчиком и просимулировать его. 

[RobFPGA 27]

Приветствую!
 

23 hours ago, soldat_shveyk said:

Который изначально был под Aria10, а его поменял на Cyclone10GX. 

1 minute ago, soldat_shveyk said:

Запускаю точно по мануалу. Просто затык был в библиотеках, как оказалось. 

С  учетом того что вы проект с Арии  перетягиваете  на Циклон может  есть смысл перегенерить все корки на ваш целевой чип и тогда не надо будет  цеплять "левые" либы  от других чипов.  Ведь вам хочется на симе видеть как будет вести себя ваш чип.   

Удачи! Rob. 

[soldat_shveyk 2]

7 minutes ago, RobFPGA said:

С  учетом того что вы проект с Арии  перетягиваете  на Циклон может  есть смысл перегенерить все корки на ваш целевой чип

Так я их и перегенерил. После того, как поменял чип с Арии на Циклон, квартус сам предложил это сделать и все прошло успешно. Но видимо не до конца )
Проект после этого перекомпилировал естественно. 

[RobFPGA 27]

Приветствую!
 

1 minute ago, soldat_shveyk said:

Так я их и перегенерил. После того, как поменял чип с Арии на Циклон, квартус сам предложил это сделать и все прошло успешно. Но видимо не до конца )
Проект после этого перекомпилировал естественно. 

Ну  значит  где-то в исходниках напрямую  примитивы от Арии используются. Тут  только ручками/глазками шерстить дизайн.   

 

Удачи! Rob.

[soldat_shveyk 2]

Сделал чистый проект для Cyclone10GX без IP-ядер. Просто тестовый счетчик и тестбенч к нему. 
Скомпилировал.  Теперь хочу просимулировать. 
Запускаю Tools->Generate Simulator Setup script for IP,  выдает следующую ошибку:

Info: Running command: ip-setup-simulation --quartus-project=test_cnt --revision=test_cnt --output-directory=C:/_work/Quartus_PRP_Cnt/ --use-relative-paths 
Error: 2021.06.02.17:25:05 Error: No spd files are included in quartus project C:/_work/Quartus_PRP_Cnt/test_cnt.qpf, revision test_cnt. 
 

Вроде как все логично, у меня нет IP-ядер в этом проекте. Но тогда как сгенерить скрипт запуска для ModelSim? 

 

 

[blackfin 14]

On 5/31/2021 at 1:09 PM, soldat_shveyk said:

Сделал тестовый проект с 8-битным счетчиком и не понимаю, как сделать его gate-level simulation :)
Подскажите, плиз, куда дальше двигаться чтоб проект отсимулировать на gate-level. 

А какой нужен gate-level simulation? Gate-level functional или Gate-level timing?

Если нужен Gate-level timing simulation, то есть ограничение на типы чипов:

Quote

Gate-level timing simulation of an entire design can be slow and should be avoided. Gate-level timing simulation is supported only for the Arria® II GX/GZ, Cyclone® IV, MAX® II, MAX® V, and Stratix® IV device families.. Use Timing Analyzer static timing analysis rather than gate-level timing simulation.

См: Quartus

[soldat_shveyk 2]

Спасибо, blackfin! 
Это очень интересно, не знал. 

Для начала нужен хотя-бы RTL и gate-level functional simulation. 

[soldat_shveyk 2]

Добавил в тестовый проект IP-ядро умножителя. 
В настройках Квартуса Tools->Options->IP Settings включил "Always regenerate design files for IP cores" и "Generate IP simulation model when genetating IP" (были отключены).

В Assignments->Settings->EDA Tool Settings включил "Run EDA Netlist Writer during compilation (require Design entry/synthesis, Simulation, etc.)"  (была отключена). 

 

После этого сработала генерация скрипта Tools-> Generate Simulation setup script for IP и в папке проекта появился файл mentor/msim_setup.tcl

 

Получается, чтобы что-то просимулировать, надо IP-ядро добавлять?  

 

[new123 0]

11 minutes ago, soldat_shveyk said:

Получается, чтобы что-то просимулировать, надо IP-ядро добавлять?  

а как вы без ip ядра компилили? )
ядро добавить и в настройках ядра указать, чтобы генерились файлы и для симуляции. 

 

Но если сделать глобальную настройку

12 minutes ago, soldat_shveyk said:

и "Generate IP simulation model when genetating IP

, то оно автоматом будет делать при компиляции. Настройка так себе. Если в проекте куча ядер, то это можно минут на 10 застрять )

13 minutes ago, soldat_shveyk said:

и в папке проекта появился файл mentor/msim_setup.tcl

а до этого его не было что ли? Я поэтому вас и спрашивал, как вы запускаетесь, там нужно указывать этот файл в своем do скрипте

[soldat_shveyk 2]

По вышеприведенной инструкции сделал mentor_example.do, в котором перечислил файлы тестового проекта:

vlog -vlog01compat -work work ../test_cnt.v
vlog -vlog01compat -work work ../test_cnt_tb.v
vlog -vlog01compat -work work ../multer/synth/multer.v
 

Запустил do mentor_example.do - и все заработало, ModelSim просимулировал проект. 

Я правда так и не понял - какая это был симуляция: RTL или gate-level :)  Разберусь завтра. 

Но это капец, товарищи!   

4 minutes ago, new123 said:

а как вы без ip ядра компилили? )

Как-то компилил. Сделал пустой проект с 8-битным счетчиком без IP ядер, проект компилился. 

[Halfback 0]

Прошу помоши в создании файла SDC

Читал-перечитывал TimeQuest для чайников но всё равно не могу догнать вроде как простых вещей.

В проекте есть блок, который из входной частоты 120МГц делает другую частоту 20Мгц. Блок описан на Verilog, там по сути деление частоты на 6.

Далее 20МГц расходиться на несколько других блоков. 

ВОпрос  - как правильно описать эти 20МГЦ в sdc? Вот такую запись не воспринимает и пишет ошибку:

create_clock -name "clkD" -period 20MHz -source [get_registers {clkconv:inst50|clkout}]