[Gate 0]

Прикладываю статейку от менторовцев, в которой рассказано, чем удобен SV именно для синтеза. А также кратенькое описание отличия SV от verilog.

Changing_Role_of_Synthesis_1_0806.pdf

2002_hdlcon_paper_systemverilog_3133.pdf

[PAB 0]

можете объяснить преимущества использования SV перед обычным верилогом именно для синтезируемых описаний?

есть несколько моментов которые мне понравились, но это может выглядеть очень ущербным. Повторюсь, я ж только в квартусе с ним работал :(

вот например:

описание входных-выходных портов в модуле:

module ss_smii_rx

(

input aclr,

input rxclk,

input sync,

input rxd,..........)

т.е. теперь надо это писать только однажды.

потом, введение структур, енумерации.

Только я не понял нафига мне структуры если я с ними не могу производить никаких действий т.е. например:

struct {

logic PARITY;

logic[3:0] ADDR;

logic[3:0] DEST;

} pkt_t;

 

logic [8:0] m;

assign m = pkt_t; (так не прокатит)

assign m = {pkt_t.PARITY, pkt_t.ADDR, pkt_t.DEST}; (можно только так)

надеюсь это всего лишь ущерб квартуса

 

 

Дело в том, что в этом случае (assign m = pkt_t;) вы пытаетесь присвоить структуру типа unpacked (она такая по умолчанию) переменной типа packed. Составляющие unpacked структур в памяти симулятора могут располагаться как угодно (размер струкиуры не известен), тогда как составляющие packed структуры располагаются друг за другом (известен размер структуры). Соответственно, чтоб работало нормально, нужно написать так:

struct packed{

logic PARITY;

logic[3:0] ADDR;

logic[3:0] DEST;

} pkt_t;

 

logic [8:0] m;

assign m = pkt_t;

 

Кстати говоря размер m равен 9, а размер pkt_t 8.....

Изменено 30 августа, 2006 пользователем PAB

[des00 25]

нда, чего только люди не придумают .....

лишь бы VHDL'93 не изучать :)

 

Насчет будующего думаю стоит упомянуть еще и новую редакцию стандарта VHDL.

[dimasen 0]

Дело в том, что в этом случае (assign m = pkt_t;) вы пытаетесь присвоить структуру типа unpacked (она такая по умолчанию) переменной типа packed. Составляющие unpacked структур в памяти симулятора могут располагаться как угодно (размер струкиуры не известен), тогда как составляющие packed структуры располагаются друг за другом (известен размер структуры). Соответственно, чтоб работало нормально, нужно написать так:

struct packed{

logic PARITY;

logic[3:0] ADDR;

logic[3:0] DEST;

} pkt_t;

 

logic [8:0] m;

assign m = pkt_t;

 

Кстати говоря размер m равен 9, а размер pkt_t 8.....

Спасибо. Всё правильно.

Правда, я это тоже недавно сам понял.

[dimasen 0]

Во! Нашёл. Есть отличная дока по SVerilog. И и лежит себе прямо на ФТП в ДОК/АНСОРТЕД/ аж на 350 страниц!

Плохо правда, что все страницы в растровом виде :(

[PAB 0]

Вот встретилось, может кому-нибудь нужно ...

 

Verification Methodology Manual for SystemVerilog by

 

Janick Bergeron

Eduard Cerny

Alan Hunter

Andrew Nightingale

http://rapidshare.de/files/26050684/vmmsv.zip.html

 

А нельзя ли ещё разок на рапиде выложить эту книгу, а то ссылка уже не работает

[Doka 1]

Verification Methodology - Manual for SystemVerilog - Bergeron, Cerny, Hunter, Nightingale; Springer; 2005.pdf (4.22 Mb)

(File code: Wr4cIc5FOpBrjrr )

[PAB 0]

спасибо

[CaPpuCcino 0]

Verification Methodology - Manual for SystemVerilog - Bergeron, Cerny, Hunter, Nightingale; Springer; 2005.pdf (4.22 Mb)

(File code: Wr4cIc5FOpBrjrr )

огромное спасибо.

вопрос:файл защищён от печати или у меня глюк? если да - то можно ли это как-нибудь обойти?

[Doka 1]

каюсь. не заметил "not for (re)distribution" (просто качал файл не по ссылке с рапиды, а из осла)

протекцию снял. (прога называется "адвенцед ПДФ пассворд рекавери про" (шоб враг не догадался))

 

Verification Methodology - Manual for SystemVerilog - Bergeron, Cerny, Hunter, Nightingale; Springer; 2005 FREE.pdf (4.22 Mb)

(File code: arMHkgElVmE0GXH )

[CaPpuCcino 0]

to Doka

:a14: ушло в печать:)

а вот этого случайно в ослике ещё не появилось? - оч бы хотелось :) :

http://electronix.ru/forum/index.php?showt...mp;#entry227805

к стати она в закрома покладена? а то я покопался - чё-т не нашёл

[Doka 1]

CaPpuCcino, ни той ни другой нет ни в ослике, ни в других источниках.. судя по всему электронная версия еще "не вышла".

[sazh 3]

SYSTEMVERILOG FOR VERIFICATION

A Guide to Learning the Testbench Language Features

 

http://rs60.rapidshare.com/files/22860629/sysverver.rar

 

 

rapidshare.com/files/22860227/sysverdes2.rar.html

[Doka 1]

sazh, :cheers:

 

залил последние 3 книги, упоминаемые в теме в

/pub/DOC/Books/HDL/SystemVerilog

[CaPpuCcino 0]

вот отлично - а мне как раз позовчера доставили предпоследнюю - хорошо что я её запекать не начал. а последнюю я засыпал в закрома ещё летом прошлого года (правда первое издание и в скане). вот теперь сижу и думаю запекать Янчика Бергерона WT using SV или не напрягаться и подождать пэдээфок :)

нужно заметить что SVer for Ver немного разочаровала - совсем для бегинеров - стандарт читать намного круче, Янчик Бергерон - для среднего уровня и тоже выше стандарта в раскрытие темы использования СВ не прыгает, хотя и объясняет хорошо что к чему на генеральном уровне - но это можно было прочесть еще в просто WT 2nd edition а вот VerMetManual его же мне показалась очень интересной для размышления над тем как надобно жить мне показалась очень интересной для размышления

 

а вообще :a14: всем работником подполья