Jump to content

    
dimasen

Документация на System Verilog

Recommended Posts

Ищу документацию на System Verilog.

Нашёл всяческие презантации и "перечни" отличий от Verilog'a (назовём ANSI Verilog :) )

А нормальной доки так и не нашёл.

Share this post


Link to post
Share on other sites
Ищу документацию на System Verilog.

Нашёл всяческие презантации и "перечни" отличий от Verilog'a (назовём ANSI Verilog :) )

А нормальной доки так и не нашёл.

 

http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет?

 

Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается.

Share this post


Link to post
Share on other sites
http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет?

 

Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается.

Есть у меня этот док, так себе...

Взял я доку на КВАРТУС. Половина функций не поддерживается :angry2: Если не больше.

От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим... тоже пока безуспешно.

Share this post


Link to post
Share on other sites

 

http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет?

 

Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается.

Есть у меня этот док, так себе...

Взял я доку на КВАРТУС. Половина функций не поддерживается :angry2: Если не больше.

От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим... тоже пока безуспешно.

 

 

Может коль пошла такая пьянка, найти другой язык?

Языки - это все инструменты, почему такая привязанность?

Share this post


Link to post
Share on other sites
Взял я доку на КВАРТУС. Половина функций не поддерживается :angry2: Если не больше.

От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим...

 

в подспорье: Вопросы системного уровня проектирования

 

могу еще куда-нить выложить:

SystemVerilog For Design: A guide to using SystemVerilog for HW design and Modeling. Stuard Sutherland, Simon Davidmann // Kluwer Academic Publishers

 

to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

Share this post


Link to post
Share on other sites
Взял я доку на КВАРТУС. Половина функций не поддерживается :angry2: Если не больше.

От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим...

 

в подспорье: Вопросы системного уровня проектирования

 

могу еще куда-нить выложить:

SystemVerilog For Design: A guide to using SystemVerilog for HW design and Modeling. Stuard Sutherland, Simon Davidmann // Kluwer Academic Publishers

 

to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

1)моделсим вроде его не поддерживает(возможно ошибаюсь :blush: ), а вот questSIM может, и может ещё и на systemC симулировать

2)активХДЛ поддерживает и systemverilog и systemC.

3)к sv присматриваюсь только, "вещь хорошая" :) . Жаль в квартусе только initial support of sv

Edited by Postoroniy_V

Share this post


Link to post
Share on other sites
to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

Я уже месяц пишу на убогом Квартус-СВерилоге. Даже в этом убогом квартусе, Сверилог очень привлекателен. Например очень удобно:

когда мы пишем:

always @(a or B)

y = a + b;

 

теперь не обязательно указывать весь Sensitivity List, для этого есть ключевое слово:

always_comb

y = a + b;

 

регистров не появится. так сказать - страховочное слово.

для регистров: always_ff

 

always @(a or B)

вот, блин, смайлики :) :) :)

always @(a or b )

Share this post


Link to post
Share on other sites

to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

Я уже месяц пишу на убогом Квартус-СВерилоге. Даже в этом убогом квартусе, Сверилог очень привлекателен. Например очень удобно:

когда мы пишем:

always @(a or B)

y = a + b;

 

теперь не обязательно указывать весь Sensitivity List, для этого есть ключевое слово:

always_comb

y = a + b;

 

регистров не появится. так сказать - страховочное слово.

для регистров: always_ff

 

always @(a or B)

вот, блин, смайлики :) :) :)

always @(a or b )

Однако Вы даёте :)

уже в верилоге -2001 появилось (*) вместо всего сенсивити листа!

тоесть

 

always@(*)

begin

a<= b+c;

d<=a+e;

.....

end

Share this post


Link to post
Share on other sites
Однако Вы даёте :)

уже в верилоге -2001 появилось (*) вместо всего сенсивити листа!

тоесть

 

always@(*)

begin

a<= b+c;

d<=a+e;

.....

end

Гыыыы :))

действительно, работает. мне казалось, что я пробовал, не получилось и неудивился, потому что в квартусе работал :)

Лана.

Покажу что у меня из ДОКов есть.

1a_DesignOverview.pdf

2003_SNUG_paper_SystemVerilog.pdf

 

2003_SystemVerilog_white_paper.pdf

CummingsSNUG2004Boston_2StateSims.pdf

verilog.9up.pdf

CummingsSNUG2004Boston_2StateSims.pdf

Share this post


Link to post
Share on other sites
1)моделсим вроде его не поддерживает(возможно ошибаюсь :blush: ), а вот questSIM может, и может ещё и на systemC симулировать

2)активХДЛ поддерживает и systemverilog и systemC.

3)к sv присматриваюсь только, "вещь хорошая" :) . Жаль в квартусе только initial support of sv

ну судя по изучению содержания мануала по моделсиму - SV он поддерживает, только вот systemC чаще попадается в содержании - насчет полноты не могу сказать. некомпетентен в этих языках :(

.

вот у меня тоже перепутье, так сказать: к чему присматриваться?! в плане моделирования..

с одной стороны после верилога SV - ближе.

с другой: вроде как systemC и поддерживается шире, да и в литературе больше упоминаний:

в "основы проектирования интегральных схем и систем" (Казёнов) сказано, что только systemC имеет возможность TLM, а у Немудров, Мартин в "системы-на-кристалле. Проектирование и развитие" так и вовсе сказано, что нет иного будущего, кроме как systemC. :(

 

 

 

Покажу что у меня из ДОКов есть.

вы бы выкладывали в более юзабельном виде. Этож всеже форум, а не фтп-свалка. пример

Share this post


Link to post
Share on other sites
вот у меня тоже перепутье, так сказать: к чему присматриваться?! в плане моделирования..

с одной стороны после верилога SV - ближе.

с другой: вроде как systemC и поддерживается шире, да и в литературе больше упоминаний:

в "основы проектирования интегральных схем и систем" (Казёнов) сказано, что только systemC имеет возможность TLM, а у Немудров, Мартин в "системы-на-кристалле. Проектирование и развитие" так и вовсе сказано, что нет иного будущего, кроме как systemC. :(

Честно говоря, пока не представляю применение systemC для PLD.

Share this post


Link to post
Share on other sites
Может коль пошла такая пьянка, найти другой язык?

Языки - это все инструменты, почему такая привязанность?

 

 

Из презентаций по System Verilog узнал что там есть такая штука ка интерфейс,

т.е. можно объявить некую шину как структуру, в которой будут и входные и выходные

параметры. При этом облегчиться соединение компонетов, наверное.

 

Так ли это, есть там интерфейс ?

Share this post


Link to post
Share on other sites
Из презентаций по System Verilog узнал что там есть такая штука ка интерфейс,

т.е. можно объявить некую шину как структуру, в которой будут и входные и выходные

параметры. При этом облегчиться соединение компонетов, наверное.

 

Так ли это, есть там интерфейс ?

Ага. Всё прально понял!

Share this post


Link to post
Share on other sites

хех, интересно-интересно.....значит эктив7 ещё и систем Верилог поддерживает, ща заценим что там да как, мне вообще нравится эта идея ОО в языках моделирования :-)

Share this post


Link to post
Share on other sites

А кто нить знает, какой софт ещё поддерживает SV? Больше всего интересует этап синтезирования. С симуляцией и верификацией, я уже понял, хорошо справляется МоделСим.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.