Перейти к содержанию

Документация на System Verilog

Ищу документацию на System Verilog.
Нашёл всяческие презантации и "перечни" отличий от Verilog'a (назовём ANSI Verilog smile.gif )
А нормальной доки так и не нашёл.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(dimasen @ Aug 7 2006, 18:13) <{POST_SNAPBACK}>
Ищу документацию на System Verilog.
Нашёл всяческие презантации и "перечни" отличий от Verilog'a (назовём ANSI Verilog smile.gif )
А нормальной доки так и не нашёл.


http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет?

Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(PavelSh @ Aug 7 2006, 20:24) <{POST_SNAPBACK}>
http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет?

Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается.

Есть у меня этот док, так себе...
Взял я доку на КВАРТУС. Половина функций не поддерживается angry.gif Если не больше.
От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим... тоже пока безуспешно.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(dimasen @ Aug 7 2006, 21:02) <{POST_SNAPBACK}>
Цитата(PavelSh @ Aug 7 2006, 20:24) <{POST_SNAPBACK}>


http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет?

Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается.

Есть у меня этот док, так себе...
Взял я доку на КВАРТУС. Половина функций не поддерживается angry.gif Если не больше.
От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим... тоже пока безуспешно.



Может коль пошла такая пьянка, найти другой язык?
Языки - это все инструменты, почему такая привязанность?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(dimasen @ Aug 7 2006, 21:02) <{POST_SNAPBACK}>
Взял я доку на КВАРТУС. Половина функций не поддерживается angry.gif Если не больше.
От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим...


в подспорье: Вопросы системного уровня проектирования

могу еще куда-нить выложить:
SystemVerilog For Design: A guide to using SystemVerilog for HW design and Modeling. Stuard Sutherland, Simon Davidmann // Kluwer Academic Publishers

to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(Doka @ Aug 8 2006, 00:39) <{POST_SNAPBACK}>
Цитата(dimasen @ Aug 7 2006, 21:02) <{POST_SNAPBACK}>
Взял я доку на КВАРТУС. Половина функций не поддерживается angry.gif Если не больше.
От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим...


в подспорье: Вопросы системного уровня проектирования

могу еще куда-нить выложить:
SystemVerilog For Design: A guide to using SystemVerilog for HW design and Modeling. Stuard Sutherland, Simon Davidmann // Kluwer Academic Publishers

to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

1)моделсим вроде его не поддерживает(возможно ошибаюсь blush.gif ), а вот questSIM может, и может ещё и на systemC симулировать
2)активХДЛ поддерживает и systemverilog и systemC.
3)к sv присматриваюсь только, "вещь хорошая" smile.gif . Жаль в квартусе только initial support of sv
Изменено пользователем Postoroniy_V

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(Doka @ Aug 8 2006, 00:39) <{POST_SNAPBACK}>
to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

Я уже месяц пишу на убогом Квартус-СВерилоге. Даже в этом убогом квартусе, Сверилог очень привлекателен. Например очень удобно:
когда мы пишем:
always @(a or cool.gif
y = a + b;

теперь не обязательно указывать весь Sensitivity List, для этого есть ключевое слово:
always_comb
y = a + b;

регистров не появится. так сказать - страховочное слово.
для регистров: always_ff

Цитата(dimasen @ Aug 8 2006, 11:34) <{POST_SNAPBACK}>
always @(a or cool.gif

вот, блин, смайлики smile.gif smile.gif smile.gif
always @(a or b )

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(dimasen @ Aug 8 2006, 11:41) <{POST_SNAPBACK}>
Цитата(Doka @ Aug 8 2006, 00:39) <{POST_SNAPBACK}>

to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

Я уже месяц пишу на убогом Квартус-СВерилоге. Даже в этом убогом квартусе, Сверилог очень привлекателен. Например очень удобно:
когда мы пишем:
always @(a or cool.gif
y = a + b;

теперь не обязательно указывать весь Sensitivity List, для этого есть ключевое слово:
always_comb
y = a + b;

регистров не появится. так сказать - страховочное слово.
для регистров: always_ff

Цитата(dimasen @ Aug 8 2006, 11:34) <{POST_SNAPBACK}>
always @(a or cool.gif

вот, блин, смайлики smile.gif smile.gif smile.gif
always @(a or b )

Однако Вы даёте smile.gif
уже в верилоге -2001 появилось (*) вместо всего сенсивити листа!
тоесть

always@(*)
begin
a<= b+c;
d<=a+e;
.....
end

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(Postoroniy_V @ Aug 8 2006, 12:14) <{POST_SNAPBACK}>
Однако Вы даёте smile.gif
уже в верилоге -2001 появилось (*) вместо всего сенсивити листа!
тоесть

always@(*)
begin
a<= b+c;
d<=a+e;
.....
end

Гыыыы smile.gif)
действительно, работает. мне казалось, что я пробовал, не получилось и неудивился, потому что в квартусе работал smile.gif
Лана.
Покажу что у меня из ДОКов есть.
[attachment=6588:attachment]
[attachment=6589:attachment]

[attachment=6590:attachment]
[attachment=6591:attachment]
[attachment=6592:attachment]
[attachment=6593:attachment]

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(Postoroniy_V @ Aug 8 2006, 10:55) <{POST_SNAPBACK}>
1)моделсим вроде его не поддерживает(возможно ошибаюсь :blush: ), а вот questSIM может, и может ещё и на systemC симулировать
2)активХДЛ поддерживает и systemverilog и systemC.
3)к sv присматриваюсь только, "вещь хорошая" :) . Жаль в квартусе только initial support of sv

ну судя по изучению содержания мануала по моделсиму - SV он поддерживает, только вот systemC чаще попадается в содержании - насчет полноты не могу сказать. некомпетентен в этих языках :(
.
вот у меня тоже перепутье, так сказать: к чему присматриваться?! в плане моделирования..
с одной стороны после верилога SV - ближе.
с другой: вроде как systemC и поддерживается шире, да и в литературе больше упоминаний:
в "основы проектирования интегральных схем и систем" (Казёнов) сказано, что только systemC имеет возможность TLM, а у Немудров, Мартин в "системы-на-кристалле. Проектирование и развитие" так и вовсе сказано, что нет иного будущего, кроме как systemC. :(



Цитата(dimasen @ Aug 8 2006, 12:38) <{POST_SNAPBACK}>
Покажу что у меня из ДОКов есть.

вы бы выкладывали в более юзабельном виде. Этож всеже форум, а не фтп-свалка. пример

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(Doka @ Aug 8 2006, 14:01) <{POST_SNAPBACK}>
вот у меня тоже перепутье, так сказать: к чему присматриваться?! в плане моделирования..
с одной стороны после верилога SV - ближе.
с другой: вроде как systemC и поддерживается шире, да и в литературе больше упоминаний:
в "основы проектирования интегральных схем и систем" (Казёнов) сказано, что только systemC имеет возможность TLM, а у Немудров, Мартин в "системы-на-кристалле. Проектирование и развитие" так и вовсе сказано, что нет иного будущего, кроме как systemC. sad.gif

Честно говоря, пока не представляю применение systemC для PLD.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(Golikov A. @ Aug 7 2006, 23:04) <{POST_SNAPBACK}>
Может коль пошла такая пьянка, найти другой язык?
Языки - это все инструменты, почему такая привязанность?



Из презентаций по System Verilog узнал что там есть такая штука ка интерфейс,
т.е. можно объявить некую шину как структуру, в которой будут и входные и выходные
параметры. При этом облегчиться соединение компонетов, наверное.

Так ли это, есть там интерфейс ?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Цитата(dsmv @ Aug 8 2006, 20:22) <{POST_SNAPBACK}>
Из презентаций по System Verilog узнал что там есть такая штука ка интерфейс,
т.е. можно объявить некую шину как структуру, в которой будут и входные и выходные
параметры. При этом облегчиться соединение компонетов, наверное.

Так ли это, есть там интерфейс ?

Ага. Всё прально понял!

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
хех, интересно-интересно.....значит эктив7 ещё и систем Верилог поддерживает, ща заценим что там да как, мне вообще нравится эта идея ОО в языках моделирования :-)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
А кто нить знает, какой софт ещё поддерживает SV? Больше всего интересует этап синтезирования. С симуляцией и верификацией, я уже понял, хорошо справляется МоделСим.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация