Jump to content
    

Современное синхронное/асинхронное проектирование и моделирование

Intel-овские 10нм это все теже 24 нм, только CDNS научила их как паковать DFF плотнее, и не терять при этом ATPG. ATPG Карл, а не какой ни BIST или JTAG.

боже какие же вы плюшевые.

On 1/2/2023 at 11:51 PM, makc said:

Звучит логично и очень правдоподобно. Есть ли какие-нибудь статьи на эту тему, которые бы раскрывали проблемы применения gate-level верификации на тонких техпроцессах?

нет таких статей. все в патентах.

On 1/2/2023 at 11:42 PM, Aleх said:

Можно начинать ржать в голос - на 10нм и ниже гейт левел верификации как таковой нет. Причина в том, что нет файла с задержками, его нельзя получить изза статистических моделей задержек в билиотеках. На всякий случай - статистическая формула задержки пути сигнала, это не просто сумма, как в симуляторе, а корень из суммы квадратов для среднего, отклонения и т.д., т.е. вместо конечной величины зажержки мы имеем распределение, не всегда даже Гауссово. Просимулировать такое - никак. Потому и не симулируют. Верифицируют rtl, плюс leq, vclp и т.д, для проверки эквивалентности постлейаут нетлиста и rtl.

ну то есть вы сомневаетесь в способности AWS-облака засимулить конкретный случай за 14 дней, да?

"серьезный аргумент, чо. Для начальничков--быдланчиков проканает, чо."

Вы можете уже нифига не делать. тем более если 10 лет назад дисквалифицнулись.

Уходя - уходи.

Share this post


Link to post
Share on other sites

Когда в SNPS и CDNS появился color coding я даже не сразу понял чо это за зверь и зачем. А вот теперь придется обьяснять вам где и как можно обмануть систему и в 24 нм уплотнить так, что будет ровно как в 10 нм.

Аревуар.

Share this post


Link to post
Share on other sites

makc
Aleх
one_eight_seven
зачем я вам буду отвечать прям то что вы хотите, если вы гуглом по патентам  пользоваться не умеете?

одноразовый заказ? ну ок

а дальше-то что? огромное число спиногрызов "мам дай!" ???

Share this post


Link to post
Share on other sites

Обсуждение синхронного/асинхронного проектирования и моделирование сего, вынесено в отдельную тему. Почти все участники группы ходят на грани нарушения правил формума, с которыми соглашались 2 раза. Прошу всех быть внимательнее. Модератор. 

Share this post


Link to post
Share on other sites

On 1/3/2023 at 3:27 AM, krux said:

Вы можете уже нифига не делать. тем более если 10 лет назад дисквалифицнулись. Уходя - уходи.

Я уйду, только сначала покажите что я не прав. Где аргументы? Без аргументов звучит как брехня, вам об этом много раз уже писали.

- По GL симуляции. Расскажите как импортировать статистические задержки в симулятор, и как моделировать с ними нетлист.

- По патентам. Большая часть патентов делается на всякий случай "вдруг выстрелит?" и никогда не используется. Более того, бывают патенты с ошибками, или с нерабочими идеям. Корпорации делают даже ложные птаенты, чтобы сбить конкурентов с толку. Т.е. факт существования патента вовсе не говорит что это ноу хау и топ сикрет, этот патент с большой вероятностью может быть полной лажей. Так что в качестве пруфа об асинхронном кросс баре приведите плиз не патент, а статью, где написано что кто то использует Dual Rail и что вы там еще написали.

- По интелу и 10нм. Полагаю, все о чем вы пишете, называется FinFet - отличается от планара только лишними масками. Добавить еще масок - будет GAAFet, еще немного - и вертикальные селлы (pmos над nmos). Можно сказать, все это получено из планарной технологии. Не пойму только, какое это имеет отношение к топику.

 

Share this post


Link to post
Share on other sites

On 1/3/2023 at 12:49 PM, Aleх said:

Я уйду, только сначала покажите что я не прав. Где аргументы? Без аргументов звучит как брехня, вам об этом много раз уже писали.

- По GL симуляции. Расскажите как импортировать статистические задержки в симулятор, и как моделировать с ними нетлист.

- По патентам. Большая часть патентов делается на всякий случай "вдруг выстрелит?" и никогда не используется. Более того, бывают патенты с ошибками, или с нерабочими идеям. Корпорации делают даже ложные птаенты, чтобы сбить конкурентов с толку. Т.е. факт существования патента вовсе не говорит что это ноу хау и топ сикрет, этот патент с большой вероятностью может быть полной лажей. Так что в качестве пруфа об асинхронном кросс баре приведите плиз не патент, а статью, где написано что кто то использует Dual Rail и что вы там еще написали.

- По интелу и 10нм. Полагаю, все о чем вы пишете, называется FinFet - отличается от планара только лишними масками. Добавить еще масок - будет GAAFet, еще немного - и вертикальные селлы (pmos над nmos). Можно сказать, все это получено из планарной технологии. Не пойму только, какое это имеет отношение к топику.

 

ок понял принял

Share this post


Link to post
Share on other sites

On 1/3/2023 at 3:18 AM, Aleх said:

Как писал выше, я уже давно этим не занимаюсь, но - у синопсиса в DC точно можно было вставить житаг и 1500, а затем выписать rtl. У кеденса можно было сделать все то же, но еще и выписать Mbist-wrapper для памяти. Не уверен (лично не делал), но вроде Mbist-wrapper можно было выписать и менторовским тулом. Таким образом, dft просто генерилось тулами, и далее его можно было гонять хоть в тестах, хоть в FPGA прошивать. Вот сканы - да, это появляется только в синтезе, точнее на постлейауте (поскольку цепи переподключаются), где можно просимулировать. Но кто их симулирует? Верификация для сканов это только STA и atpg, айпи dft-шные подразумевается что верифицированы .. между вставкой и постлейаутом есть leq. Не вижу необходимости в симуляции. Но коенечно могу и ошибаться, сам этим не занимаюсь уже лет 10 - ушел в бекенд полностью.

У Synopsys-да. У Cadence это делается на пост-синтезе. У ментора - именно memory-BIST - да, хороший. но BIST и ATPG - это настолько разные вещи, что неудобно даже подразумевать одно, когда говоришь о другом. LEC - не панацея. Он как раз не может проверить пост-синтез. Вы не видите необходимости в симуляции, но это вы правильно сказали, что вы не видите. Это не значит, что её нет. Всячески пытаются от неё уйти, я и сам бы рад, и много чего для этого делаю, но что вот делать, например, если по финансовым причинам, нет Spyglass, который поможет проверить адекватность SDC? Spyglass - тоже не даёт 100% уверенности, но количестсво проблем, которые он выгребает - колоссально. И решили его не покупать, а купить игрушку от каденса или ментора. И всё, нужно GLS.

On 1/3/2023 at 6:59 AM, krux said:

makc
Aleх
one_eight_seven
зачем я вам буду отвечать прям то что вы хотите, если вы гуглом по патентам  пользоваться не умеете?

одноразовый заказ? ну ок

а дальше-то что? огромное число спиногрызов "мам дай!" ???

Меня то ты зачем приплёл? Я точно знаю, как продаётся то, о чём ты тут врёшь, пытаясь своей шизофазии придать вес. Так что проследуй-ка ты прямо и немного направо, вместо того, чтобы что-то объяснять.

Share this post


Link to post
Share on other sites

On 1/4/2023 at 1:46 PM, one_eight_seven said:

У Synopsys-да. У Cadence это делается на пост-синтезе. У ментора - именно memory-BIST - да, хороший. но BIST и ATPG - это настолько разные вещи, что неудобно даже подразумевать одно, когда говоришь о другом. LEC - не панацея. Он как раз не может проверить пост-синтез. Вы не видите необходимости в симуляции, но это вы правильно сказали, что вы не видите. Это не значит, что её нет. Всячески пытаются от неё уйти, я и сам бы рад, и много чего для этого делаю, но что вот делать, например, если по финансовым причинам, нет Spyglass, который поможет проверить адекватность SDC? Spyglass - тоже не даёт 100% уверенности, но количестсво проблем, которые он выгребает - колоссально. И решили его не покупать, а купить игрушку от каденса или ментора. И всё, нужно GLS.

- на мой, уже не_профессионалный взгляд, из dft имеет смысл симулировать только вставленные айпи, но не сами скан-чейны. Просто потому, что вставка айпи меняет интерфейсы. Под айпи я подразумеваю житаг-контроллер, мбист, 1500 с шедураперрами, и конечно OCCC (если они не вставленые еще раньше в rtl). Все это можно спокойно выписать из синтезатора, и когда то я непосредственно этим занимался. У Genus вставка по кр. мере житаг и мбист (1500 и at speed лично не вставлял) делается после elaborate, т.е. когда дизайн загружен и находится в виде generic cells. Но, еще до синтеза и мэппинга в билиотеку. И вот в этот момент эти вставленные айпи и можно выгрузить, и затем использовать в симуляции или даже прошить в ПЛИС, в моей тогдашней конторе это было частью флоу. Скан цепи, конечно, в ртл отсутствуют, и для симуляции ATPG (если нужно его просимулировать, хотя не понимаю, зачем) нужен GLS.  Это очевидно, не спорю.

- по CDC согласен полностью насчет спайгласса и дорогих тулов. Но, вылавливать CDC в симуляции ... зачем? Всегда можно выписать STA репорты в синтезаторе. Скажем, все пути с клока А до клока В, и обратно (фалзпасы выключены). Репорты анализируются, составляется вейвер, на основе него пишется фалзпас (группа фалзпасов).

В симуляции, без задержек, я даже честно говоря и не знаю как выловить CDC, разве что случайно. А с задержками на тонких процессах проблема, о чем писал выше. Если есть какой то способ это обойти, было бы очень любопытно узнать.

Я в свое время интересовался у коллег верификаторов, но судя по ответам, нетист с задержками уже действительно никто не симулирует. Только миксед сигнал интерфейсов на стыке цифры и аналога, только чтобы проверить полярности сигналов и протоколы обмена; тайминг в аналоге уже тоже с помощью STA проверяется.

Share this post


Link to post
Share on other sites

On 1/4/2023 at 8:41 PM, Avex said:

- на мой, уже не_профессионалный взгляд, из dft имеет смысл симулировать только вставленные айпи, но не сами скан-чейны. Просто потому, что вставка айпи меняет интерфейсы. Под айпи я подразумеваю житаг-контроллер, мбист, 1500 с шедураперрами, и конечно OCCC (если они не вставленые еще раньше в rtl). Все это можно спокойно выписать из синтезатора, и когда то я непосредственно этим занимался. У Genus вставка по кр. мере житаг и мбист (1500 и at speed лично не вставлял) делается после elaborate, т.е. когда дизайн загружен и находится в виде generic cells. Но, еще до синтеза и мэппинга в билиотеку. И вот в этот момент эти вставленные айпи и можно выгрузить, и затем использовать в симуляции или даже прошить в ПЛИС, в моей тогдашней конторе это было частью флоу. Скан цепи, конечно, в ртл отсутствуют, и для симуляции ATPG (если нужно его просимулировать, хотя не понимаю, зачем) нужен GLS.  Это очевидно, не спорю.

- по CDC согласен полностью насчет спайгласса и дорогих тулов. Но, вылавливать CDC в симуляции ... зачем? Всегда можно выписать STA репорты в синтезаторе. Скажем, все пути с клока А до клока В, и обратно (фалзпасы выключены). Репорты анализируются, составляется вейвер, на основе него пишется фалзпас (группа фалзпасов).

В симуляции, без задержек, я даже честно говоря и не знаю как выловить CDC, разве что случайно. А с задержками на тонких процессах проблема, о чем писал выше. Если есть какой то способ это обойти, было бы очень любопытно узнать.

Я в свое время интересовался у коллег верификаторов, но судя по ответам, нетист с задержками уже действительно никто не симулирует. Только миксед сигнал интерфейсов на стыке цифры и аналога, только чтобы проверить полярности сигналов и протоколы обмена; тайминг в аналоге уже тоже с помощью STA проверяется.

Вставка скановых цепей вполне может сломать работу дизайна. Я не могу ничего сказать, правильно её делали или нет, но приходилось такое ловить. А ещё я ловил подмену sdc, что явное нарушение маршрута. Ну и sta хорош настолько, насколько хороши sdc. Их, конечно, лучше проверять спайглассом, но если его нет? Также - проверка сценариев сброса. У спайгласса и меридиана видел такое, а у квесты и джаспера - нет. Сейчас может уже тоже появилось, хотя, судя по отзывам - всё ещё нет.

В общем, gls, конечно, отвратительное зло, но для него есть задачи.

Share this post


Link to post
Share on other sites

On 1/4/2023 at 3:46 PM, one_eight_seven said:

Меня то ты зачем приплёл? Я точно знаю, как продаётся то, о чём ты тут врёшь, пытаясь своей шизофазии придать вес. Так что проследуй-ка ты прямо и немного направо, вместо того, чтобы что-то объяснять.

Я тебя запихал потому что есть и существует отдельная методология как писать асинхронщину так, чтобы она была верифицируема по STA. Если не умеешь - в сад. А наызвать шизофазией нормальный и приемлемый во всем мире (отличном от твоего) способ проектирования микросхем - это так плоско и убого, что я чото ржу. Вот ради интереса -- ты TCAM тоже синхронный рисовать будешь?  😃 а LC-Trie ? или one-shot?

 

зы. сейчас много нейросеток пихают данные во время своего обучения именно в LC-Trie просто для того чтобы при извлечении это все работало реактивно как из пушки.

ззы. и таки-да, никто об этом никогда в открытых пабликах на хабре не напишет, просто потому что это know how

 

Вы такие плюшевые. 😃 ❤️

 

и таки-да  GLS это отвратительное зло, никто с этим не спорит, но это повод для того чтообы даже GDSII забраковать !!1

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...