[RobFPGA 27]

3 hours ago, krux said:

если вы еще не поняли на каком интерконнекте основывается Stratix-10, друзья, мои вам соболезнования.

Вот мне тоже очень интересно что же такого особенного в интерконнекте Stratix-10 окромя  доп. синхронных  регистров добавленных на выходах муксов этого интерконнекта?

[Avex 1]

Domino перестали использовать как раз во времена 130нм, это совсем старье. Сейчас скорее сохранилось mcml (дифф. парафазный сигнал с маленьким размахом - для скорости), без него, к примеру, не вытянуть 10G сердес для какогонибудь pcie на 65нм.

На мой взгляд, асинхра сейчас используется только в AXI кроссбарах и для прочей развязки клоковых доменов. Обычная асинхра, никакой экзотики типа того что в упомянутом ковчеге было. 

[yes 5]

On 12/31/2022 at 4:51 PM, krux said:

и после этого мне кто-то вещает про то что clockless это абсурд и прошлый век?

я вещаю, что это экзотика. которая не находит энтузиазма даже в академических трудах, про коммерческие чипы вообще речи нет.

про то "что есть секретные приборы, но мы вам их не покажем" - песня известная. но сейчас же есть в доступе коммерческие ядра тот же АРМ, и много других, есть в продаже кроссбары и интерконнекты, все это синхронное (ну с пересечением доменов, естественно)

я конечно готов допустить, что в тайных лабороториях интела тайные гномики делают все совсем наоборот, но считаю что это очень маловероятно

[Avex 1]

clockless периодически встречается не только в научных публикациях но и в реальном кремнии. Но очень редко. К примеру, лет 5 назад в европе сделали нейровычислитель, где NoC был 100% асинхронным, т.е. clockless. Так было сделано потому что напряжение питания этой NoC было у порога открытия транзисторов (NTV), где синхронныхе схемы проектировать неудобно ввиду огромного разброса параметров. Собственно, потому clockless и не популярны, что преимущества их вылезают только там, где синхронных схемы не применимы: сверхнизкое питание, сверхширокие диапазоны температур, и т.д. В остальных случаях лучше синхроные схемы. А, к примеру, в Industrial/automotive/aerospace асинхра вообще неприменима, поскольку чрезвычайно уязвима к сбоям (ЭМИ, радиация и т.д.). В принципе, ввиду этой уязвимости синхронные схемы вообще обьективно надежней асинхронных. Возможно поэтому все эти упомянутые кроссбары Sun, Fulcrum, и кто там еще их пытался делать, так и не пошли в мейнстрим.

p.s.
А миф, что clockless шустрее чем синхроныхе схемы - просто миф. Точнее, в некоторых частных случаях действительно шустрее, но нюансов при этом столько, что отбивает всякое желание эту асинхру использовать.

Изменено 1 января, 2023 пользователем Aleх

[krux 8]

Intel speed step? кто вперед меня наgoogle-ит сюда патенты и способы Прикольно будет. быстрого переключения от 800   MHz до сколько надо?  Правильно: никто.потому что G0.G5/S0..S4/C0..C7 это единый syncless контроллер, который отработает в любом случае в DRDL.

Иногда хочется сказать, будьте сожраны волками и медведями,беспомощнье.

 

У FPGA-шников,, которые в физику не умеют DRDL вообще классные галлюциногены производит. их по лицу определяешь и ногой в грудину выталкиваешь. Прикольно... _

[makc 192]

29 минут назад, krux сказал:

Intel speed step? кто вперед меня наgoogle-ит сюда патенты и способы Прикольно будет. быстрого переключения от 800   MHz до сколько надо?  Правильно: никто.потому что G0.G5/S0..S4/C0..C7 это единый syncless контроллер, который отработает в любом случае в DRDL.

Пруфы будут (хотя бы результат гуглинга)? Или снова дальше ёмких, но по сути бессодержательных утверждений вы не пойдете? Бессодержательных - поскольку, уж простите, но только вашему слову верить сложно, хотелось бы видеть подтверждений из других уважаемых источников.

32 минуты назад, krux сказал:

Иногда хочется сказать, будьте сожраны волками и медведями,беспомощнье.

Спасите нас, пока не поздно, мы вам можем пригодиться...  Одному жить в пустыне ой как невесело...

33 минуты назад, krux сказал:

У FPGA-шников,, которые в физику не умеют DRDL вообще классные галлюциногены производит. их по лицу определяешь и ногой в грудину выталкиваешь. Прикольно... _

Вам, наверное, тоже обязательно кто-то рано или поздно определит ногой в грудину и надеюсь в тот момент вы что-то для себя поймёте. 🤦🏻‍♂️

[krux 8]

On 1/2/2023 at 7:52 PM, makc said:

Пруфы будут (хотя бы результат гуглинга)? Или снова дальше ёмких, но по сути бессодержательных утверждений вы не пойдете? Бессодержательных - поскольку, уж простите, но только вашему слову верить сложно, хотелось бы видеть подтверждений из других уважаемых источников.

Спасите нас, пока не поздно, мы вам можем пригодиться...  Одному жить в пустыне ой как невесело...

Вам, наверное, тоже обязательно кто-то рано или поздно определит ногой в грудину и надеюсь в тот момент вы что-то для себя поймёте. 🤦🏻‍♂️

я-таки извиняюсь, это отечественное асикостроительство лагает на 12 лет. кому пруфы нужнее??

И таки-да, я готов к удару в грудину если мне кто-то из 7...12нм асикостроителей строго скажет что Gate-level verification не нужен. Я буду ржать в голосину падая.

On 1/1/2023 at 6:38 PM, yes said:

но сейчас же есть в доступе коммерческие ядра тот же АРМ, и много других, есть в продаже кроссбары и интерконнекты, все это синхронное (ну с пересечением доменов, естественно)

дык это HW IP blackbox под конкретную ноду.

кто вам сказал что там внутри асинхронщины нету??????

[makc 192]

1 минуту назад, krux сказал:

я-таки извиняюсь, это отечественное асикостроительство лагает на 12 лет. кому пруфы нужнее??

Итого: вместо ответа на простой вопрос (вы ведь не просто так писали выше, а со знанием дела?) мы видим уход в сторону и перевод темы. Тем самым вы в глазах читающих эту тему закрепляете факт бездоказательности и безосновательности ваших утверждений, а жаль, ведь в них наверняка есть зерно истины. И да, отвечать вопросом на вопрос - моветон, если это слово для вас хоть что-нибудь значит.

5 минут назад, krux сказал:

И таки-да, я готов к удару в грудину если мне кто-то из 7...12нм асикостроителей строго скажет что Gate-level verification не нужен. Я буду ржать в голосину падая.

Скорее всего прилетит не оттуда и не за то, что вы полагаете. Но это уже совсем другой вопрос.

Что же касается gate-level verification, то я полагаю он применялся и будет применяться выборочно для отдельных узлов, но не для всего асика, т.к. мощность вычислительных средств и масштабируемость таких задач вызывает у меня определенные сомнения, что наталкивает на мысль об использовании гибридных подходов к решению задач верификации: сочетанию gate-level и функционального моделирования.

[krux 8]

56 минут назад, makc сказал:

Что же касается gate-level verification, то я полагаю он применялся и будет применяться выборочно для отдельных узлов, но не для всего асика, т.к. мощность вычислительных средств и масштабируемость таких задач вызывает у меня определенные сомнения, что наталкивает на мысль об использовании гибридных подходов к решению задач верификации: сочетанию gate-level и функционального моделирования.

система из многочисленных AWS/kubernetes позволяет оч многое. Для mixed-signal без gate-level verification не обойтись, поэтому многие до сих пор буксуют. Кто-то считает что его APLL без mixed-signal не заведется из-за контроллера, изначально синхронизированного на 25 МГц, а кто-то завел туда свой первый в жизни  RC-PLL.

56 минут назад, makc сказал:

 

ЗЗЫ. Это не вы меня преследуете, это я вас сильнее загоняю  в кроличью нору, если что. Не отвечая напрямую ессссно )))

 

56 минут назад, makc сказал:

бездоказательности и безосновательности

Вот одно единственное хочется спросить, сколько NDA за последний год было подписано? Если нихрена, то и жить вам примерно по средствам нихрена

[makc 192]

1 час назад, krux сказал:

Вот одно единственное хочется спросить, сколько NDA за последний год было подписано? Если нихрена, то и жить вам примерно по средствам нихрена

Спросить то вы можете, но отвечать я вам буду точно так же, как и вы выше - т.е. никак. Ибо вопрос был о другом и тема не предполагает обсуждения у кого NDA толще/длиннее.

[one_eight_seven 3]

3 hours ago, krux said:

дык это HW IP blackbox под конкретную ноду.

Балабол

[Avex 1]

Можно начинать ржать в голос - на 10нм и ниже гейт левел верификации как таковой нет. Причина в том, что нет файла с задержками, его нельзя получить изза статистических моделей задержек в билиотеках. На всякий случай - статистическая формула задержки пути сигнала, это не просто сумма, как в симуляторе, а корень из суммы квадратов для среднего, отклонения и т.д., т.е. вместо конечной величины зажержки мы имеем распределение, не всегда даже Гауссово. Просимулировать такое - никак. Потому и не симулируют. Верифицируют rtl, плюс leq, vclp и т.д, для проверки эквивалентности постлейаут нетлиста и rtl.

[makc 192]

3 минуты назад, Aleх сказал:

Можно начинать ржать в голос - на 10нм и ниже гейт левел верификации как таковой нет. Причина в том, что нет файла с задержками, его нельзя получить изза статистических моделей задержек в билиотеках.

Звучит логично и очень правдоподобно. Есть ли какие-нибудь статьи на эту тему, которые бы раскрывали проблемы применения gate-level верификации на тонких техпроцессах?

[one_eight_seven 3]

16 minutes ago, Aleх said:

Можно начинать ржать в голос - на 10нм и ниже гейт левел верификации как таковой нет. Причина в том, что нет файла с задержками, его нельзя получить изза статистических моделей задержек в билиотеках. На всякий случай - статистическая формула задержки пути сигнала, это не просто сумма, как в симуляторе, а корень из суммы квадратов для среднего, отклонения и т.д., т.е. вместо конечной величины зажержки мы имеем распределение, не всегда даже Гауссово. Просимулировать такое - никак. Потому и не симулируют. Верифицируют rtl, плюс leq, vclp и т.д, для проверки эквивалентности постлейаут нетлиста и rtl.

Не совсем так. Некоторые вендоры не умеют встраивать dft  и low power в rtl, и просто приходится выбирать подмножество тестов для прогона на gls

А выше там товарищ погнал конечно, даже интересно, что это он ни с кем даже не попрощался.

Изменено 2 января, 2023 пользователем one_eight_seven

[Avex 1]

On 1/2/2023 at 9:51 PM, makc said:

Звучит логично и очень правдоподобно. Есть ли какие-нибудь статьи на эту тему, которые бы раскрывали проблемы применения gate-level верификации на тонких техпроцессах?

Ссылок нет, да и лично я этим уже давно не занимаюсь, сорри

On 1/2/2023 at 9:58 PM, one_eight_seven said:

Не совсем так. Некоторые вендоры не умеют встраивать dft  и low power в rtl, и просто приходится выбирать подмножество тестов для прогона на gls

Как писал выше, я уже давно этим не занимаюсь, но - у синопсиса в DC точно можно было вставить житаг и 1500, а затем выписать rtl. У кеденса можно было сделать все то же, но еще и выписать Mbist-wrapper для памяти. Не уверен (лично не делал), но вроде Mbist-wrapper можно было выписать и менторовским тулом. Таким образом, dft просто генерилось тулами, и далее его можно было гонять хоть в тестах, хоть в FPGA прошивать. Вот сканы - да, это появляется только в синтезе, точнее на постлейауте (поскольку цепи переподключаются), где можно просимулировать. Но кто их симулирует? Верификация для сканов это только STA и atpg, айпи dft-шные подразумевается что верифицированы .. между вставкой и постлейаутом есть leq. Не вижу необходимости в симуляции. Но коенечно могу и ошибаться, сам этим не занимаюсь уже лет 10 - ушел в бекенд полностью.